JPH0461118A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0461118A JPH0461118A JP16450890A JP16450890A JPH0461118A JP H0461118 A JPH0461118 A JP H0461118A JP 16450890 A JP16450890 A JP 16450890A JP 16450890 A JP16450890 A JP 16450890A JP H0461118 A JPH0461118 A JP H0461118A
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- Japan
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- wiring layer
- contact hole
- temperature
- wiring
- forming
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
半導体装置の製造方法に係り、特にアルミニウムを主体
とする合金からなる配線層の形成方法に関し。
とする合金からなる配線層の形成方法に関し。
コンタクトホール内をカバレッジよく埋込み。
かつコンタクトホール上部のエツジ部で薄くならない配
線層の形成方法を目的とし。
線層の形成方法を目的とし。
半導体基板上に形成されたコンタクトホールを埋込むア
ルミニウムを主体とする合金からなる配線層を形成する
に際し、該半導体基板を４００℃以上で前記配線層材料
の融点以下の温度に加熱して。
ルミニウムを主体とする合金からなる配線層を形成する
に際し、該半導体基板を４００℃以上で前記配線層材料
の融点以下の温度に加熱して。
アルミニウムを主体とする合金の高温スパッタを行うこ
とにより第１の配線層を形成する工程と。
とにより第１の配線層を形成する工程と。
つづいて該半導体基板を３５０℃以下の温度に加熱して
、アルミニウムを主体とする合金の低温スパッタを行う
ことにより該第１の配線層の上に第２の配線層を形成す
る工程とを有する半導体装置の製造方法により構成する
。
、アルミニウムを主体とする合金の低温スパッタを行う
ことにより該第１の配線層の上に第２の配線層を形成す
る工程とを有する半導体装置の製造方法により構成する
。
Ｃ産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特にアルミニウ
ムを主体とする合金からなる配線層の形成方法に関する
。
ムを主体とする合金からなる配線層の形成方法に関する
。
半導体装置において、アルミニウムを主体とする合金か
らなる配線層を形成する際１コンタクトホールをカバレ
ッジよく埋込むことが必要とされる。半導体装置の微細
化に伴い、コンタクトホールの寸法も微細化され、コン
タクトホールをカバレッジよく埋込む技術が重要になっ
てきている。
らなる配線層を形成する際１コンタクトホールをカバレ
ッジよく埋込むことが必要とされる。半導体装置の微細
化に伴い、コンタクトホールの寸法も微細化され、コン
タクトホールをカバレッジよく埋込む技術が重要になっ
てきている。
Ｓ１基板にアルミニウム配線を形成する時に生じる従来
の問題点を第２図（ａ）〜（ｅ）に示す。
の問題点を第２図（ａ）〜（ｅ）に示す。
素子の形成されたＳｉ基板１に、絶縁膜としてＰＳＧ膜
７を形成し、それにコンタクトホール８を形成し、その
コンタクトホール８を埋込む配線層９を形成する。
７を形成し、それにコンタクトホール８を形成し、その
コンタクトホール８を埋込む配線層９を形成する。
アルミニウム配線を行う時は１通常Ｓｉ基板１を２００
〜２５０℃程度に加熱してスパッタ法によりアルミニウ
ムを堆積する。ところが、ご７ンタクトホールの径が小
さいと、コンタクトホール内で十分なカバレッジが得ら
れず１特に底部の、−１−ナー部のカバレッジが悪くな
るという欠点がある（第２図（ａ）参照）。
〜２５０℃程度に加熱してスパッタ法によりアルミニウ
ムを堆積する。ところが、ご７ンタクトホールの径が小
さいと、コンタクトホール内で十分なカバレッジが得ら
れず１特に底部の、−１−ナー部のカバレッジが悪くな
るという欠点がある（第２図（ａ）参照）。
これに対し°で、アルミニウムの融点（６６０”（：）
以下の高温でスパッタ堆積することにより、：ｌンタク
トホール内をカバレッジよく埋込むことが可能であるこ
とが知られている。ところが、この場合にはアルミニウ
ム膜が薄いとコンタクトホール上部のエツジ部で膜厚が
極めて小さくなり、 Ｒｉ！をとることが困難となる（
第２図（ｂ）参照）。
以下の高温でスパッタ堆積することにより、：ｌンタク
トホール内をカバレッジよく埋込むことが可能であるこ
とが知られている。ところが、この場合にはアルミニウ
ム膜が薄いとコンタクトホール上部のエツジ部で膜厚が
極めて小さくなり、 Ｒｉ！をとることが困難となる（
第２図（ｂ）参照）。
コンタクトホール上部のエツジ部で導通が十分にとれる
までアルミニウム膜を厚くスパッタすると、アルミニウ
ム膜が過度に厚くなり、また１表面が粗くなる（第２図
（ｃ）参照）。
までアルミニウム膜を厚くスパッタすると、アルミニウ
ム膜が過度に厚くなり、また１表面が粗くなる（第２図
（ｃ）参照）。
［発明が解決しようとする課題〕
本発明は、上記の問題に鑑み、コンタクトホール内をカ
バレッジよく埋込み、しかも表面が平滑で厚さが過度に
ならないアルミニウムを主体とする合金の配線層を得る
ための製造方法を提供することを目的とする。
バレッジよく埋込み、しかも表面が平滑で厚さが過度に
ならないアルミニウムを主体とする合金の配線層を得る
ための製造方法を提供することを目的とする。
〔課題を解決するための手段１
上記課題は、半導体基板１上に形成されたコンタクトホ
ール８を埋込むアルミニウムを主体とする合金からなる
配線層を形成するに際し、該半導体基板１を４００℃以
上で前記配線層材料の融点以下の温度に加熱して、アル
ミニウムを主体とする合金の高温スパッタを行うことに
より第１の配線層９を形成する工程と、つづいて該半導
体基板１を３５０℃以下の温度に加熱して、アルミニウ
ムを主体とする合金の低温スパッタを行うことにより該
第１の配線層９の上に第２の配線層１０を形成する工程
とを有する半導体装置の製造方法によって解決される。
ール８を埋込むアルミニウムを主体とする合金からなる
配線層を形成するに際し、該半導体基板１を４００℃以
上で前記配線層材料の融点以下の温度に加熱して、アル
ミニウムを主体とする合金の高温スパッタを行うことに
より第１の配線層９を形成する工程と、つづいて該半導
体基板１を３５０℃以下の温度に加熱して、アルミニウ
ムを主体とする合金の低温スパッタを行うことにより該
第１の配線層９の上に第２の配線層１０を形成する工程
とを有する半導体装置の製造方法によって解決される。
〔作用］
本発明では高温スパッタによるアルミニウムを主体とす
る合金の第１の配線層と、それにつづく低温スパッタに
よるアルミニウムを主体とする合金の第２の配線層を形
成している。
る合金の第１の配線層と、それにつづく低温スパッタに
よるアルミニウムを主体とする合金の第２の配線層を形
成している。
このようにすれば、まず高温スパッタにＪ、リコンタク
トホール８内がカバレッジよく埋込まれつづいてコンタ
クトホール８Ｊ一部のエツジ部には。
トホール８内がカバレッジよく埋込まれつづいてコンタ
クトホール８Ｊ一部のエツジ部には。
低温スパッタにより必要とする厚さを有し、しかも平滑
なアルミニウムを主体とする合金膜が形成される。
なアルミニウムを主体とする合金膜が形成される。
したがって、このような第１の配線層と第２の配線層か
らなるアルミニウムを主体とする合金の配線層を形成す
れば、コンタクトホール内のカバレッジの問題とコンタ
クトホール８上部のエツジ部の膜厚の問題を同時に解決
することができる。
らなるアルミニウムを主体とする合金の配線層を形成す
れば、コンタクトホール内のカバレッジの問題とコンタ
クトホール８上部のエツジ部の膜厚の問題を同時に解決
することができる。
高温スパッタの際の半導体基板の温度が４００ ’Ｃよ
り低いと、コンタクトホール８内のカバレッジが不十分
となり、低温スパッタの際の半導体基板の温度が３５０
℃より高いと、コンタクトホール８上部のエツジ部でス
パッタ膜の膜厚が小さくなり過ぎるので望ましくない。
り低いと、コンタクトホール８内のカバレッジが不十分
となり、低温スパッタの際の半導体基板の温度が３５０
℃より高いと、コンタクトホール８上部のエツジ部でス
パッタ膜の膜厚が小さくなり過ぎるので望ましくない。
［実施例］
第１図（ａ）〜（ｃ）は実施例を説明するための工程順
断面図であり、１はＳｉ基板、２はフィールド酸化膜、
３はゲート絶縁膜、４はゲート電極。
断面図であり、１はＳｉ基板、２はフィールド酸化膜、
３はゲート絶縁膜、４はゲート電極。
５は絶縁膜、６はソース・ドレイン領域、７はＰＳＧ膜
、８はコンタクトホール、９は第１の配線層、１０は第
２の配線層を表す。以下、これらの図を参照しながら説
明する。
、８はコンタクトホール、９は第１の配線層、１０は第
２の配線層を表す。以下、これらの図を参照しながら説
明する。
第１図（ａ）参照
ソース・ドレイン、ゲートの形成されたＳｉ基板１に厚
さ約１μｍのＰＳＧ膜７をＣＶＤ法により形成する。ソ
ース・ドレイン６上のＰＳＧｌ１７に約１μｍ幅のコン
タクトホール８を形成する。
さ約１μｍのＰＳＧ膜７をＣＶＤ法により形成する。ソ
ース・ドレイン６上のＰＳＧｌ１７に約１μｍ幅のコン
タクトホール８を形成する。
第１図（ｂ）参照
Ｓｉ基板１を５５０℃に加熱した状態で、Ａ１１％Ｓｉ
合金をスパッタ（高温スパッタ）して厚さ５０００人の
第１の配線層を形成する。スパッタ膜はコンタクトホー
ル８底部のコーナーをカバレンジよく埋込むが、コンタ
クトホール８上部のエツジ部では極めて薄くなっている
。ＰＳＧ膜７上では約５０００人の厚さとなっている。
合金をスパッタ（高温スパッタ）して厚さ５０００人の
第１の配線層を形成する。スパッタ膜はコンタクトホー
ル８底部のコーナーをカバレンジよく埋込むが、コンタ
クトホール８上部のエツジ部では極めて薄くなっている
。ＰＳＧ膜７上では約５０００人の厚さとなっている。
第１図（ｃ）参照
Ｓｉ基板１を２５０℃に加熱した状態で、Ａ１１％Ｓｉ
合金をスパッタ（低温スパッタ）Ｌ７て第１の配線層９
の上に厚さ５０００人の第２の配線層を形成する。スパ
ッタ膜は第１の配線層９の１−にほぼ均一に堆積し４表
面は平滑である。
合金をスパッタ（低温スパッタ）Ｌ７て第１の配線層９
の上に厚さ５０００人の第２の配線層を形成する。スパ
ッタ膜は第１の配線層９の１−にほぼ均一に堆積し４表
面は平滑である。
このようにして、厚さが約１μｍでコンタクトホール８
内をカバレッジよく埋込み、コンタクトホール８上部の
エツジ部でも十分に導通のとれたアルミニウムを主体と
する合金の配線層が形成される。この配線層をバターニ
ングして、ソース・ドレイン配線を形成する。
内をカバレッジよく埋込み、コンタクトホール８上部の
エツジ部でも十分に導通のとれたアルミニウムを主体と
する合金の配線層が形成される。この配線層をバターニ
ングして、ソース・ドレイン配線を形成する。
この実施例はソース・ドレイン配線を例にとって説明し
たが１本発明はバイポーラトランジスタの配線、さらに
、メモリ、ロジックの配線にも適用できることはいうま
でもない。
たが１本発明はバイポーラトランジスタの配線、さらに
、メモリ、ロジックの配線にも適用できることはいうま
でもない。
［発明の効果］
以上説明したように１本発明によれば、コンタクトホー
ル内をカバレッジよく埋込み、コンタクトホール８上部
のエツジ部でも十分に導通がとれ。
ル内をカバレッジよく埋込み、コンタクトホール８上部
のエツジ部でも十分に導通がとれ。
かつ表面が平滑で、過度に厚くならないアルミニウムを
主体とする合金の配線層を形成することができる。
主体とする合金の配線層を形成することができる。
本発明は、半導体装置の微細化が進み、コンタクトホー
ルの径が小さくなる時、顕著な効果を発揮するものであ
る。
ルの径が小さくなる時、顕著な効果を発揮するものであ
る。
５は絶縁膜。
６はソース・ドレイン領域
７はＰＳＧ膜。
８はコンタクトホール。
９は配線層であって第１の配線層。
ｌＯは配線層であって第２の配線層
第１図（ａ）〜（ｃ）は実施例を説明するための工程順
断面図。 第２図（ａ）〜（ｃ）は従来の問題点を説明するための
図 である。 図において。 １は半導体基板であってＳｉ基板。 ２はフィールド酸化膜。 ３ はゲ−トｗｈｍｙｒｈ、？ｒ−ｈｉｔイｃ！！！。 ４はゲート電極。 麦派例と説明７るだめの工羅１・隈断面間第 １ ｍ （ＣＩ） （Ｃ） ｄ末の問題１臥に説明するた釣の間 第 口
断面図。 第２図（ａ）〜（ｃ）は従来の問題点を説明するための
図 である。 図において。 １は半導体基板であってＳｉ基板。 ２はフィールド酸化膜。 ３ はゲ−トｗｈｍｙｒｈ、？ｒ−ｈｉｔイｃ！！！。 ４はゲート電極。 麦派例と説明７るだめの工羅１・隈断面間第 １ ｍ （ＣＩ） （Ｃ） ｄ末の問題１臥に説明するた釣の間 第 口
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上に形成されたコンタクトホール（
８）を埋込むアルミニウムを主体とする合金からなる配
線層を形成するに際し、 該半導体基板（１）を４００℃以上で前記配線層材料の
融点以下の温度に加熱して、アルミニウムを主体とする
合金の高温スパッタを行うことにより第１の配線層（９
）を形成する工程と、 つづいて該半導体基板（１）を３５０℃以下の温度に加
熱して、アルミニウムを主体とする合金の低温スパッタ
を行うことにより該第１の配線層（９）の上に第２の配
線層（１０）を形成する工程とを有する半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16450890A JPH0461118A (ja) | 1990-06-22 | 1990-06-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16450890A JPH0461118A (ja) | 1990-06-22 | 1990-06-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461118A true JPH0461118A (ja) | 1992-02-27 |
Family
ID=15794495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16450890A Pending JPH0461118A (ja) | 1990-06-22 | 1990-06-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461118A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123296A (ja) * | 2005-10-24 | 2007-05-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2012069891A (ja) * | 2010-09-27 | 2012-04-05 | Denso Corp | 半導体装置の製造方法 |
-
1990
- 1990-06-22 JP JP16450890A patent/JPH0461118A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123296A (ja) * | 2005-10-24 | 2007-05-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2012069891A (ja) * | 2010-09-27 | 2012-04-05 | Denso Corp | 半導体装置の製造方法 |
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