JPS5975661A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS5975661A JPS5975661A JP57185510A JP18551082A JPS5975661A JP S5975661 A JPS5975661 A JP S5975661A JP 57185510 A JP57185510 A JP 57185510A JP 18551082 A JP18551082 A JP 18551082A JP S5975661 A JPS5975661 A JP S5975661A
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- H10P14/6304—Formation by oxidation, e.g. oxidation of the substrate
- H10P14/6306—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/44—Conductive materials thereof
- H10W20/4451—Semiconductor materials, e.g. polysilicon
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（８）発明の技術分野
本発明は、バイポーラ型半導体装置及びその製造方法に
係り、特にベース電イ佑ペース・コンタクト領域、活性
ベース領域及びエミッタ領域が自己整合で形成されるセ
ルフ・アラ−１７・トランジスタに於けるベース−エミ
ッタ接合界面のパッシベーション構造及びその形成方法
に関する。
係り、特にベース電イ佑ペース・コンタクト領域、活性
ベース領域及びエミッタ領域が自己整合で形成されるセ
ルフ・アラ−１７・トランジスタに於けるベース−エミ
ッタ接合界面のパッシベーション構造及びその形成方法
に関する。
（ｂ） 技術の背景
バイポーラＩＣに於ては、その年積度を向上せしめる手
段として、ベース電極、ベース・コンタクト領域、活性
ベース領域、及びエミッタ領域が自己整合された構造の
セルフ・アライン・トランジスタ等と呼ばれるトランジ
スタが用いられる。
段として、ベース電極、ベース・コンタクト領域、活性
ベース領域、及びエミッタ領域が自己整合された構造の
セルフ・アライン・トランジスタ等と呼ばれるトランジ
スタが用いられる。
（ｅ） 従来技術と問題点
該セルフ・アラインやトランジスタの構造は、トランジ
スタ領域がフィールド酸化膜で分離されるイソ・プレー
ナ構造、ベース領域の側面がフィールド酸化膜で画定さ
れるＬＯＣＯ８構造、通常のプレーナ構造のいずれにも
適用される。
スタ領域がフィールド酸化膜で分離されるイソ・プレー
ナ構造、ベース領域の側面がフィールド酸化膜で画定さ
れるＬＯＣＯ８構造、通常のプレーナ構造のいずれにも
適用される。
第４図はセルフ・アライン・トランジスタ構造を適用し
て形成した従来のイソ・プレーナ型トランジスタの要部
断面を示したもので、図中１はｐ型シリコン（Ｓｔ）基
板、２はｎ４型埋没層（Ｎ’ｂ ）＋３はｎ型エピタキ
シャル層からなるｎ型コレクタ領域、４はフィールド酸
化膜、５はｐ″−型ベース・コンタクト領域、６はｐ型
活性ベース領域、７はｎ＋型エミッタ領域、８はｐ型多
結晶Ｓ＋ベース電椿、９ｄ多結晶Ｓｉの熱酸化膜、１０
はエミッタ電画を宍わｔ、’−ｃいる。
て形成した従来のイソ・プレーナ型トランジスタの要部
断面を示したもので、図中１はｐ型シリコン（Ｓｔ）基
板、２はｎ４型埋没層（Ｎ’ｂ ）＋３はｎ型エピタキ
シャル層からなるｎ型コレクタ領域、４はフィールド酸
化膜、５はｐ″−型ベース・コンタクト領域、６はｐ型
活性ベース領域、７はｎ＋型エミッタ領域、８はｐ型多
結晶Ｓ＋ベース電椿、９ｄ多結晶Ｓｉの熱酸化膜、１０
はエミッタ電画を宍わｔ、’−ｃいる。
この図から明らかなように従来のセルフ・アライン・ト
ランジスタはベース−エミッタ間を分離する多結晶Ｓｔ
ベース電極８の熱酸化膜９が、ベース−エミッタ接合の
界面Ｊｆに直かに接して配設されており、該多結晶Ｓｔ
の熱酸化膜９によシ接合界面が保護される構造であった
。
ランジスタはベース−エミッタ間を分離する多結晶Ｓｔ
ベース電極８の熱酸化膜９が、ベース−エミッタ接合の
界面Ｊｆに直かに接して配設されており、該多結晶Ｓｔ
の熱酸化膜９によシ接合界面が保護される構造であった
。
そのため、多結晶Ｓｔの熱酸化膜が持つポーラスであり
、且つ界面状態が不安定であるという欠点によって、上
記従来構造に於てはエミッターベース間の電流リークや
耐圧劣化を住じ、素子の製造歩留ま多や信頼性が低下す
るという問題があった０ （ｄ） 発明の目的 本発明はベース−エミッタ接合の界面を、界面状態が安
定で且つ高絶縁性が得られる直接窒化膜で覆ってがるセ
ルフ・アライン・トランジスタ及びその製造方法を提供
するものであり、その目的とするところはセルフ・アラ
イン・トランジスタを用いた半導体装置の製造歩留−ｔ
、ｂ及び信頼性を向上せしめるにある。
、且つ界面状態が不安定であるという欠点によって、上
記従来構造に於てはエミッターベース間の電流リークや
耐圧劣化を住じ、素子の製造歩留ま多や信頼性が低下す
るという問題があった０ （ｄ） 発明の目的 本発明はベース−エミッタ接合の界面を、界面状態が安
定で且つ高絶縁性が得られる直接窒化膜で覆ってがるセ
ルフ・アライン・トランジスタ及びその製造方法を提供
するものであり、その目的とするところはセルフ・アラ
イン・トランジスタを用いた半導体装置の製造歩留−ｔ
、ｂ及び信頼性を向上せしめるにある。
（ｅ） 発明の構成
即ち本発明は、ベース電極、ベース拳コンタクト領域、
活性ベース領域、及びエミッタ領域が自己整合で形成さ
れ、且つベース−エミッタ間の分離が多結晶シリコン・
ベース電極表面の酸化膜によってなされるセルフ中７２
インΦトランジスタであって、前記ベース−エミッタ間
を分離する多結晶シリコンの酸化膜がベース−エミッタ
接合の界面上に形成された直接窒化膜を介してベース−
エミッタ接合界面の上部に配設されてなることを特徴と
する半導体装置、及び第１の導電型を有する半導体基体
面に直接窒化法により第１の窒化シリコン膜を形成し、
該第１の窒化シリコン膜上に化学気相成長法によシ第１
の酸化シリコン膜と第２の窒化シリコン膜を順次積層形
成し、前記第２の窒化シナコン膜をパターンニングし、
該第２の窒化シリコン膜パターンの外側領域に表出して
いる第１の酸化シリコン膜を選択的にエツチング除去す
ると共に第２の窒化シリコン膜パターン下部の第１の酸
化シリコン膜に−リ・イド−エツチング部を形成し、第
２の窒化シリコン膜パターンの外側領域に表出部しめら
れた第１の窒化シリコン膜を選択的に除去し、前記第２
の窒化シリコン膜パターン及び該第２の窒化シリコン膜
パターンの外側領域に表出ぜしめられた第１導電型半導
体基体の上面に第２導電型不純物を高濃度に含んだ多結
晶シリコン層を形成し、前記第１の酸化シリコン膜をエ
ツチング除去すると同時に該第１の酸化シリコン膜上の
第２の窒化シリコン膜パターン及び多結晶シリコン層を
リフト−オフし、該半導体基体上に残留する多結晶シリ
コン層の表面に熱酸化膜を形成すると同時に該多結晶シ
リコン層から第１導′ｍ型半導体基体内に第２導電型不
純物を固相−同相・拡散せしめて第２導電型ペース・コ
ンタクト領域を形成し、前記熱酸化膜を有する多結晶シ
リコン層をマスクにし前記第１の空化シリコン膜をとお
して第１導電型半導体基体内に選択的に第２導電型不純
物をイオン注入し、前記熱酸化膜を有する多結晶シリコ
ン層をマスクにし前記第１の窒化シリコン膜の表出部を
選択的に除去し、前記熱酸化膜を有する多結晶シリコン
層をマスクにして前記第２導電型不純物注入領域内に選
択的に第１導電型不純物をイオン注入し、熱処理を行っ
て前記イオン注入された第２導電型不純物及び第１導電
型不純物を再分布せ１７めて第２導電型活性ベース領域
及び第１導電型エミツタ領域を形成し、該第１導電型エ
ミツタ領域の表出面上に前記熱酸化膜によって前記多結
晶シリコン層からなるベース電極との開が絶縁分離され
たエミッタ電極を形成する工程を有することを特徴とす
る半導体装置の製造方法に関するものである。
活性ベース領域、及びエミッタ領域が自己整合で形成さ
れ、且つベース−エミッタ間の分離が多結晶シリコン・
ベース電極表面の酸化膜によってなされるセルフ中７２
インΦトランジスタであって、前記ベース−エミッタ間
を分離する多結晶シリコンの酸化膜がベース−エミッタ
接合の界面上に形成された直接窒化膜を介してベース−
エミッタ接合界面の上部に配設されてなることを特徴と
する半導体装置、及び第１の導電型を有する半導体基体
面に直接窒化法により第１の窒化シリコン膜を形成し、
該第１の窒化シリコン膜上に化学気相成長法によシ第１
の酸化シリコン膜と第２の窒化シリコン膜を順次積層形
成し、前記第２の窒化シナコン膜をパターンニングし、
該第２の窒化シリコン膜パターンの外側領域に表出して
いる第１の酸化シリコン膜を選択的にエツチング除去す
ると共に第２の窒化シリコン膜パターン下部の第１の酸
化シリコン膜に−リ・イド−エツチング部を形成し、第
２の窒化シリコン膜パターンの外側領域に表出部しめら
れた第１の窒化シリコン膜を選択的に除去し、前記第２
の窒化シリコン膜パターン及び該第２の窒化シリコン膜
パターンの外側領域に表出ぜしめられた第１導電型半導
体基体の上面に第２導電型不純物を高濃度に含んだ多結
晶シリコン層を形成し、前記第１の酸化シリコン膜をエ
ツチング除去すると同時に該第１の酸化シリコン膜上の
第２の窒化シリコン膜パターン及び多結晶シリコン層を
リフト−オフし、該半導体基体上に残留する多結晶シリ
コン層の表面に熱酸化膜を形成すると同時に該多結晶シ
リコン層から第１導′ｍ型半導体基体内に第２導電型不
純物を固相−同相・拡散せしめて第２導電型ペース・コ
ンタクト領域を形成し、前記熱酸化膜を有する多結晶シ
リコン層をマスクにし前記第１の空化シリコン膜をとお
して第１導電型半導体基体内に選択的に第２導電型不純
物をイオン注入し、前記熱酸化膜を有する多結晶シリコ
ン層をマスクにし前記第１の窒化シリコン膜の表出部を
選択的に除去し、前記熱酸化膜を有する多結晶シリコン
層をマスクにして前記第２導電型不純物注入領域内に選
択的に第１導電型不純物をイオン注入し、熱処理を行っ
て前記イオン注入された第２導電型不純物及び第１導電
型不純物を再分布せ１７めて第２導電型活性ベース領域
及び第１導電型エミツタ領域を形成し、該第１導電型エ
ミツタ領域の表出面上に前記熱酸化膜によって前記多結
晶シリコン層からなるベース電極との開が絶縁分離され
たエミッタ電極を形成する工程を有することを特徴とす
る半導体装置の製造方法に関するものである。
（ｆ） 発明の実施例
以下本発明を実施例について、第２図及び第３図（イ）
乃至（ＩＪ）を用いて詳細に峻、明する０ここで第２図
は本発明の構造の一実施例に於ける要部断面図で、第３
図（イ）乃至（史は、本発明の方法の一実施例に於ける
工程断面図である。
乃至（ＩＪ）を用いて詳細に峻、明する０ここで第２図
は本発明の構造の一実施例に於ける要部断面図で、第３
図（イ）乃至（史は、本発明の方法の一実施例に於ける
工程断面図である。
本発明を適用して形成したイソ・プレーナ構造のセルフ
−アライン・トランジスタは、第２図に示すように、フ
ィールド酸化膜４によって分離画定された例えばｎ型エ
ピタキシャル層からなるｎ型コレクタ領域３の上面部に
、セルフ・アラインＫ 、１： リｆｆす例、＋−ハ４
０００〜５０００ 〔Ｘ〕ｓ度ノｐｎｖ。
−アライン・トランジスタは、第２図に示すように、フ
ィールド酸化膜４によって分離画定された例えばｎ型エ
ピタキシャル層からなるｎ型コレクタ領域３の上面部に
、セルフ・アラインＫ 、１： リｆｆす例、＋−ハ４
０００〜５０００ 〔Ｘ〕ｓ度ノｐｎｖ。
ベース・コンタクト領域５、深さ例えば３０００（Ａ〕
程度のｐ型活性ベース領域６、及び深さ例えば２ｏｏｏ
ｃＸ＋程度のｎ−１−型エミッタ領域７が従来と同様に
配設されてなっている０ そして本発明の構造に於てはｐ型活性ベース領域６とｎ
生型エミッタ領域７との間に形成される接合（ジャンク
ション）の界面Ｊｆ上に直接窒化法によって形成されだ
１ワさ例えば１００〜２００〔ス〕程度の荷い第１の窒
化シリコン（ＳｂＮ４）膜１１がＩＩ′１かに配設され
、その上部に高濃度にｐ型不純物がドーズされた多結晶
シリコン（Ｓｔ）−ベース電極８の表面に形成された多
結晶ＳｉＯ熱酸化膜９が配設され、該多結晶ＳｉＯ熱酸
化膜９によってｎ生型エミッタ領域７の表出面上に形成
されたアルミニウム（ＡＩ ）−シリコン（Ｓｉ ）合
金等からなるエミッタ電極１０と前記多結晶Ｓｉベース
電極８間が絶縁分離された構造を有してなっている。な
お図中１はｐ型ｓｔ基板、２はｎ″−型埋没層（Ｎ＋ｂ
）を表わしており、Ｎ＋５層に接するコレクタ・コンタ
クト領域は図示した領域の外部に通常のイソ・プレーナ
形成方法に従って形成される。
程度のｐ型活性ベース領域６、及び深さ例えば２ｏｏｏ
ｃＸ＋程度のｎ−１−型エミッタ領域７が従来と同様に
配設されてなっている０ そして本発明の構造に於てはｐ型活性ベース領域６とｎ
生型エミッタ領域７との間に形成される接合（ジャンク
ション）の界面Ｊｆ上に直接窒化法によって形成されだ
１ワさ例えば１００〜２００〔ス〕程度の荷い第１の窒
化シリコン（ＳｂＮ４）膜１１がＩＩ′１かに配設され
、その上部に高濃度にｐ型不純物がドーズされた多結晶
シリコン（Ｓｔ）−ベース電極８の表面に形成された多
結晶ＳｉＯ熱酸化膜９が配設され、該多結晶ＳｉＯ熱酸
化膜９によってｎ生型エミッタ領域７の表出面上に形成
されたアルミニウム（ＡＩ ）−シリコン（Ｓｉ ）合
金等からなるエミッタ電極１０と前記多結晶Ｓｉベース
電極８間が絶縁分離された構造を有してなっている。な
お図中１はｐ型ｓｔ基板、２はｎ″−型埋没層（Ｎ＋ｂ
）を表わしており、Ｎ＋５層に接するコレクタ・コンタ
クト領域は図示した領域の外部に通常のイソ・プレーナ
形成方法に従って形成される。
次に本発明の構造を有するセルフ・アライン・トランジ
スタの製造方法について、−実施例を用いて説明する。
スタの製造方法について、−実施例を用いて説明する。
本発明の方法により例えばイソ・プレーナ構造を有する
セルフ拳アライン・トランジスタを形成するに際しては
、通常のイソ・プレーナ構造の基板製造方法に従って第
３図（イ）に示すように、例え堆積形成され、該ｎ型エ
ピタキシャル層３′がフィールド酸化膜４によって分離
画定されてなる被処理半導体基板を使用する。
セルフ拳アライン・トランジスタを形成するに際しては
、通常のイソ・プレーナ構造の基板製造方法に従って第
３図（イ）に示すように、例え堆積形成され、該ｎ型エ
ピタキシャル層３′がフィールド酸化膜４によって分離
画定されてなる被処理半導体基板を使用する。
なお図示したい分離画定領域にイオン注入法を用いてｎ
（−型埋没層２を主面上に導出するｎ″−型コレクタ・
コンタクト領域（図示せず）が形成されることもある。
（−型埋没層２を主面上に導出するｎ″−型コレクタ・
コンタクト領域（図示せず）が形成されることもある。
そして該被処理基板を圧力０．１〜ｉ ｏ （Ｔｏｒｒ
）程度のアンモニア・ガス（ＮＨ３）中で例えば１０５
０〔℃〕稈度に加熱した状態で１００〜２００ ［’分
〕程度例えば１３．５６ （Ｍ’）ｒＺ ）の高周波電
力を印加し、第３図（ロ）に示すように該被処理基板に
於けるＳｉ表出面上に厚さ１００〜ｚｏｏ（Ｘ）程度の
薄い直接窒化膜即ち第１のＳｉ、Ｎ、膜１１を形成し、
次いで通常の化学気相成長（ｃｖｐ）法により該基板上
に厚さ３０００〜５０００Ｃ久〕程度の第１の５ｉ０２
膜１２を形成し、次いで該第１のｓ ｔｏｗ膜１膜上２
土常のＣＶＤ法を用いて厚さ３００〜５００ （Ｘ）程
度の第２のＳｉ３Ｎ４膜１３を形成し、次いで該第２の
Ｓｉ、Ｎ４膜１３のエミッタを形成しようとする領域の
上部に所望の大きさを有するレジスト・パターン１４を
形成し、次いで該レジスト−パターン１４をマスクにし
て例えば窒素（Ｎ、）を混入しだいる通常のりアクティ
ブ・イオンエツチング法により第２の５ｉｓｌ’Ｌ膜１
３をパターンニングした後、サイド・エツチングが起こ
り易いエツチング手段、例えばふっ酸（ＨＦ ）系の液
によるウェット・エツチング法により前記第２の５１３
Ｎ４膜パターンの外部領域に表出している第１のＳ ｔ
ｏｗ膜１２を選択的に除去すると同時に第２のＳｌ、Ｎ
４膜パターンの下部に例えば３０００〜５０００（Ｘ）
程度の幅のサイド・エツチング部を形成する。そし−Ｃ
更に前記レジスト・パターン１４をマスクにして、前述
したりアクティブ・イオンエツチング法によシ妃２の５
１３Ｎ４膜パターンの外部領域に表出している第１の５
ｉｓＮ＋膜１１を選択的に除去し、ｎ型エピタキシャル
層３′の活性ベース形成領域の上部を選択的に覆う第１
の５ｉｓＮ＋膜パターンを形成する。
）程度のアンモニア・ガス（ＮＨ３）中で例えば１０５
０〔℃〕稈度に加熱した状態で１００〜２００ ［’分
〕程度例えば１３．５６ （Ｍ’）ｒＺ ）の高周波電
力を印加し、第３図（ロ）に示すように該被処理基板に
於けるＳｉ表出面上に厚さ１００〜ｚｏｏ（Ｘ）程度の
薄い直接窒化膜即ち第１のＳｉ、Ｎ、膜１１を形成し、
次いで通常の化学気相成長（ｃｖｐ）法により該基板上
に厚さ３０００〜５０００Ｃ久〕程度の第１の５ｉ０２
膜１２を形成し、次いで該第１のｓ ｔｏｗ膜１膜上２
土常のＣＶＤ法を用いて厚さ３００〜５００ （Ｘ）程
度の第２のＳｉ３Ｎ４膜１３を形成し、次いで該第２の
Ｓｉ、Ｎ４膜１３のエミッタを形成しようとする領域の
上部に所望の大きさを有するレジスト・パターン１４を
形成し、次いで該レジスト−パターン１４をマスクにし
て例えば窒素（Ｎ、）を混入しだいる通常のりアクティ
ブ・イオンエツチング法により第２の５ｉｓｌ’Ｌ膜１
３をパターンニングした後、サイド・エツチングが起こ
り易いエツチング手段、例えばふっ酸（ＨＦ ）系の液
によるウェット・エツチング法により前記第２の５１３
Ｎ４膜パターンの外部領域に表出している第１のＳ ｔ
ｏｗ膜１２を選択的に除去すると同時に第２のＳｌ、Ｎ
４膜パターンの下部に例えば３０００〜５０００（Ｘ）
程度の幅のサイド・エツチング部を形成する。そし−Ｃ
更に前記レジスト・パターン１４をマスクにして、前述
したりアクティブ・イオンエツチング法によシ妃２の５
１３Ｎ４膜パターンの外部領域に表出している第１の５
ｉｓＮ＋膜１１を選択的に除去し、ｎ型エピタキシャル
層３′の活性ベース形成領域の上部を選択的に覆う第１
の５ｉｓＮ＋膜パターンを形成する。
第３図（ハ）は上記エツチング工程を完了し、レジスト
・パターン１４を除去した後の状態を示したもので、図
中１５は活性ベース形成領域、１１′は第１の８１１Ｎ
４膜パターン、１２は第１のｓｔｏｗ膜。
・パターン１４を除去した後の状態を示したもので、図
中１５は活性ベース形成領域、１１′は第１の８１１Ｎ
４膜パターン、１２は第１のｓｔｏｗ膜。
１３′は第２の５ｉｓＮｉ膜パターン、１６はサイドφ
エツチング部を表わしている。
エツチング部を表わしている。
次いで基板面に対して垂１θな方向性を有する多結晶８
１層の形成手段である蒸着法成るいはスパッタリング法
を用いて第３図に）に示すように、前記第２の５ＩｊＮ
＋膜パターン１３′の上部を含む被処理基板面即第２の
８１８Ｎ４膜パターン１３′の外側領域に表出している
ｎＷエピタキシャル層３′の上部及びフィールド酸化膜
４の上部を含む領域上に、例えｔ；Ｕ厚さ３０ （ｌ
Ｏ〜５０００ＣＸ〕程度の多結晶ｓｔ層を形成し、次い
で該多結晶ＳｉＭに妬、う素イオン（Ｂ”）成るいは二
ふつ化はう累イオン（ＢＦ２＋）を１０＋６〔ｎｔ１ｎ
／ａ１３１ｆｆｉ度の高ドーズ量で注入し、前記多結晶
Ｓｉ層を高ｐ型不純物濃就を有する多結晶Ｓｉ層８′と
する。
１層の形成手段である蒸着法成るいはスパッタリング法
を用いて第３図に）に示すように、前記第２の５ＩｊＮ
＋膜パターン１３′の上部を含む被処理基板面即第２の
８１８Ｎ４膜パターン１３′の外側領域に表出している
ｎＷエピタキシャル層３′の上部及びフィールド酸化膜
４の上部を含む領域上に、例えｔ；Ｕ厚さ３０ （ｌ
Ｏ〜５０００ＣＸ〕程度の多結晶ｓｔ層を形成し、次い
で該多結晶ＳｉＭに妬、う素イオン（Ｂ”）成るいは二
ふつ化はう累イオン（ＢＦ２＋）を１０＋６〔ｎｔ１ｎ
／ａ１３１ｆｆｉ度の高ドーズ量で注入し、前記多結晶
Ｓｉ層を高ｐ型不純物濃就を有する多結晶Ｓｉ層８′と
する。
ン入いでＨＩｉ’系の液によるウェット・エツチング法
等によシ前記第１のＳｉｎ、膜１２をエツチング除去す
ると同時に、該第１の５ｉｏｔ膜１２上の第２の５ｉｓ
Ｎ＋膜パターン１３′及びその上部の多結晶Ｓｉ層８′
を選択的にリフト・オフし、第３図（ホ）に示すように
高ｐ型不純物濃度を有する多結晶Ｓｔ層８′の溝部内に
第１のＳ ｊ、 Ｎ４膜パタ一ン１１′面を表出せしめ
る。
等によシ前記第１のＳｉｎ、膜１２をエツチング除去す
ると同時に、該第１の５ｉｏｔ膜１２上の第２の５ｉｓ
Ｎ＋膜パターン１３′及びその上部の多結晶Ｓｉ層８′
を選択的にリフト・オフし、第３図（ホ）に示すように
高ｐ型不純物濃度を有する多結晶Ｓｔ層８′の溝部内に
第１のＳ ｊ、 Ｎ４膜パタ一ン１１′面を表出せしめ
る。
次いで該基板を酸素（Ｏｌ）中で１０００〔℃〕程度に
加熱しくドライ０２中、ウエッ）０２中いずれでも良い
）、第３図（へ）に示すように多結晶Ｓｉ層８′の表面
に選択的に例えば厚さ３０００〜５ｏｏｏ［Ｘ）程度の
熱酸化膜９を形成すると同時に多結晶８１層８′内のｐ
型不純物即ちほう素（Ｂ）をｎ型エピタキシャル層３′
内に固相−固相・拡散せしめて、深さ４０００〜５ｏｏ
ｏ（Ｘ）程度のｐ型ベース・コンタクト領域５を形成１
〜、次いで多結晶Ｓｔ層８′の熱酸化膜９をマスクにし
、第１のＳ ｌ ｓ Ｎ４膜１１を通してｎ型エピ）キ
シャル層３′内に、例えば加速エネルギー３０〜４０〔
Ｋｅｖ〕、ドーズ＠１０”（ａｔｒｎ／ｃＴＩ：程度の
注入条件でほう素（Ｂ）のイオン注入を行う。（図中６
′はほう素イオン（Ｂ＋）注入領域）次いで第３図（ト
）に示すように、前述したりアクティブ・イオンエツチ
ング処理酸るいは熱りん酸（ＨｓＰ Ｏａ）処理により
、多結晶Ｓｔ層８′の熱酸化膜９で画定さ１１た溝内に
表出する第１の５ｉｓＮ＋膜１１を選択的に除去し、次
いで前記熱酸化膜９をマスクにして例えば注入エネルギ
ー７０〔Ｋｅ■〕。
加熱しくドライ０２中、ウエッ）０２中いずれでも良い
）、第３図（へ）に示すように多結晶Ｓｉ層８′の表面
に選択的に例えば厚さ３０００〜５ｏｏｏ［Ｘ）程度の
熱酸化膜９を形成すると同時に多結晶８１層８′内のｐ
型不純物即ちほう素（Ｂ）をｎ型エピタキシャル層３′
内に固相−固相・拡散せしめて、深さ４０００〜５ｏｏ
ｏ（Ｘ）程度のｐ型ベース・コンタクト領域５を形成１
〜、次いで多結晶Ｓｔ層８′の熱酸化膜９をマスクにし
、第１のＳ ｌ ｓ Ｎ４膜１１を通してｎ型エピ）キ
シャル層３′内に、例えば加速エネルギー３０〜４０〔
Ｋｅｖ〕、ドーズ＠１０”（ａｔｒｎ／ｃＴＩ：程度の
注入条件でほう素（Ｂ）のイオン注入を行う。（図中６
′はほう素イオン（Ｂ＋）注入領域）次いで第３図（ト
）に示すように、前述したりアクティブ・イオンエツチ
ング処理酸るいは熱りん酸（ＨｓＰ Ｏａ）処理により
、多結晶Ｓｔ層８′の熱酸化膜９で画定さ１１た溝内に
表出する第１の５ｉｓＮ＋膜１１を選択的に除去し、次
いで前記熱酸化膜９をマスクにして例えば注入エネルギ
ー７０〔Ｋｅ■〕。
ドーズ量１０’５〜１０”［ａｔｍ／ｆｆｌ］、程度の
注入条件でひ素イオン（Ａｓ＋）を注入し、前記Ｂ十注
入領域６′内にＡｓ十油注入領域７′形成する。
注入条件でひ素イオン（Ａｓ＋）を注入し、前記Ｂ十注
入領域６′内にＡｓ十油注入領域７′形成する。
そしてその徒は従来と同様所定のアニール処理を施し、
前記注入不純物（Ｂ及びＡｓ）を再分布せしめ第３図け
うに示すようＫ例えば深さ３０００（Ｘ：］程度のｐ製
油性ベース領域６及び深さ２０００〔久〕程度の１型エ
ミッタ領域７を形成し、次いで第３図（史に示すように
Ａｌ−８ｔ合金等かもガるエミッタ電極配り１０及び図
示し外い領域のコレクタ電極配線等が形成され、次いで
図示しないが、表面保８φ絶縁膜の形成等がなされて本
発明の構造を有するセルフ・アライン・トランジスタを
具備する半導体装置が提供される。
前記注入不純物（Ｂ及びＡｓ）を再分布せしめ第３図け
うに示すようＫ例えば深さ３０００（Ｘ：］程度のｐ製
油性ベース領域６及び深さ２０００〔久〕程度の１型エ
ミッタ領域７を形成し、次いで第３図（史に示すように
Ａｌ−８ｔ合金等かもガるエミッタ電極配り１０及び図
示し外い領域のコレクタ電極配線等が形成され、次いで
図示しないが、表面保８φ絶縁膜の形成等がなされて本
発明の構造を有するセルフ・アライン・トランジスタを
具備する半導体装置が提供される。
々お本発明の方法で形成したセルフ・アライン伊トラン
ジスタに於ては、ベース拳コンタクト領域５を形成する
際拡散源とし７て機能した高ｐ型不純物濃度を有する多
結晶Ｓｉ層８′がペース電極８として機能する。
ジスタに於ては、ベース拳コンタクト領域５を形成する
際拡散源とし７て機能した高ｐ型不純物濃度を有する多
結晶Ｓｉ層８′がペース電極８として機能する。
（ｇ） 発明の効果
上記に一実施例を示した本発明の方法によシ形成される
本発明の構造を有するセルフ−アライン・トランジスタ
に於てはベースーエミ・ツタ・接合の界面上が、直接窒
化膜即ち直接窒化法によシ形成された窒化シリコン膜に
よって直かに覆われて保護される。
本発明の構造を有するセルフ−アライン・トランジスタ
に於てはベースーエミ・ツタ・接合の界面上が、直接窒
化膜即ち直接窒化法によシ形成された窒化シリコン膜に
よって直かに覆われて保護される。
この直接窒化膜は含有不純物が極めて少なく界面状態が
安定しており、且つ酸化膜に比べて極めて緻密で、しか
も耐水性、耐薬品性の高い優れた超絶縁膜である。
安定しており、且つ酸化膜に比べて極めて緻密で、しか
も耐水性、耐薬品性の高い優れた超絶縁膜である。
従って本発明によれば、酸化膜の中でも特にポーラスな
多結晶シリコンの酸化膜が直かに接合界面を覆って保護
していたセルフＯアライン・トランジスタの従来構造に
比べ、ペース−エミッタ・接合の界面上を極めて安定し
た絶縁状態に保つことができるので、高品質、高信頼度
のセルフ・アライン・トランジスタが提供できる。
多結晶シリコンの酸化膜が直かに接合界面を覆って保護
していたセルフＯアライン・トランジスタの従来構造に
比べ、ペース−エミッタ・接合の界面上を極めて安定し
た絶縁状態に保つことができるので、高品質、高信頼度
のセルフ・アライン・トランジスタが提供できる。
なお本発明は上記実施例に示したイソ・プレーナ構造に
限らず、ペース領域の側面がフィールド酸化膜で画定さ
れるＬＯＧＯ８構造のプレーナ・トランジスタ及び通常
のプレーナ・トランジスタにも適用できる。
限らず、ペース領域の側面がフィールド酸化膜で画定さ
れるＬＯＧＯ８構造のプレーナ・トランジスタ及び通常
のプレーナ・トランジスタにも適用できる。
又ｎｐｎ＋ ｐｎｐいずれの導電型にも適用できる。
第１図は従来のセルフ・アライン・トランジスタの要部
断面図、第２図は本発明の構造を有するセルフ・アライ
ン・トランジスタの一実施例に於ける要部断面図で、第
３図（イ）乃至（１刀は本発明の方法の一実施例に於け
る工程断面図である。 図に於て、１はｐ型シリコン基板、２はｎ十埋没層、３
はｎ型コレクタ領域、３′はｎ型エピタキシャル層、４
はフィールド酸化膜、５はｐ型ベース・コンタクト領域
、６はｐ型活性ペース領域、６′はほう素イノン注入領
域、７はｎ十型エミッタ領域。 ７′はひ素イオン注入領域、８は多結晶シリコン・ベー
ス電極、８′は高ｐ型不純物濃度多結晶シリコン層、９
は多結晶シリコンの熱酸化膜、１０はアルミニウムーシ
リコン合金・エミッタ電極、１１は直接窒化法で形成し
た第１の窒化シリコン膜（直接窒化膜）、ｉｉ’は第１
の窒化シリコン膜パターン、１２は化学気相成長酸化シ
リコン膜、１３は化学気相成長法で形成した第２の窒化
シリコン膜、１３’は第２の窒化シリコン膜パターン、
１４はレジスト・パターン、１５は活性ペース形成領域
、Ｊｆはペース−エミッタ接合の界面を示す。 第 １ 図 第２図
断面図、第２図は本発明の構造を有するセルフ・アライ
ン・トランジスタの一実施例に於ける要部断面図で、第
３図（イ）乃至（１刀は本発明の方法の一実施例に於け
る工程断面図である。 図に於て、１はｐ型シリコン基板、２はｎ十埋没層、３
はｎ型コレクタ領域、３′はｎ型エピタキシャル層、４
はフィールド酸化膜、５はｐ型ベース・コンタクト領域
、６はｐ型活性ペース領域、６′はほう素イノン注入領
域、７はｎ十型エミッタ領域。 ７′はひ素イオン注入領域、８は多結晶シリコン・ベー
ス電極、８′は高ｐ型不純物濃度多結晶シリコン層、９
は多結晶シリコンの熱酸化膜、１０はアルミニウムーシ
リコン合金・エミッタ電極、１１は直接窒化法で形成し
た第１の窒化シリコン膜（直接窒化膜）、ｉｉ’は第１
の窒化シリコン膜パターン、１２は化学気相成長酸化シ
リコン膜、１３は化学気相成長法で形成した第２の窒化
シリコン膜、１３’は第２の窒化シリコン膜パターン、
１４はレジスト・パターン、１５は活性ペース形成領域
、Ｊｆはペース−エミッタ接合の界面を示す。 第 １ 図 第２図
Claims (1)
- 【特許請求の範囲】 １ ベース電極、ペース拳コンタクト領域、活性ペース
領域及びエミッタ領域が自己整合で形成され、且つベー
ス−エミッタ間の分離が多結晶シリコン・ベース電極表
面の酸化膜によってなされるセルフ・アライン・トラン
ジスタであって、前記ベース−エミッタ間を分離する多
結晶シリコンの酸化膜が、ベース−エミッタ接合の界面
上に形成された直接窒化膜を介してベース−エミッタ接
合界面の上部に配設されてなることを特徴とする半導体
装置。 ２ 第１の導電型を有する半導体基体面に直接窒化法に
より第１の窒化シリコン膜を形成シ２、該第１の窒化シ
リコン膜上に化学気相成長法によシ第１の酸化シリコン
膜と第２の窒化シリコン膜を順次積層形成し、前記第２
の窒化シリコン膜をパターンニングし、該第２の窒化シ
リコン膜パターンの外側領域に表出している第１の酸化
シリコン膜を選択的にエツチング除去すると共に第２の
窒化シリコン膜パターン下部の第１の酸化シリコン膜に
ザイド・エツチング部を形成し、第２の窒化シリコン膜
パターンの外側領域に表出せしめられた第１の窒化シリ
コン膜を選択的に除去し、前記第２の窒化シリコン膜パ
ターン及び該第２の窒化シリコン膜パターンの外側領域
に表出せしめられた第１導電型半導体基体の上面に第２
導電型不純物を高濃度に含んだ多結晶シリコン層を形成
し、前記第１の酸化シリコン膜をエツチング除去すると
同時に該第１の酸化シリ、コン膜上の第２の窒化シリコ
ン膜パターン及び多結晶シリコン層をリフト拳オフし、
該半導体基体上に残留する多結晶シリコン層の表面に熱
酸化膜を形成すると同時にｎ亥多結晶シリコン層から第
１導電型半導体基体内に選択的に第２４電型不純物を同
相−固相・拡散せしめて第２導電型ベース・コンタクト
領域を形成し、前記熱酸化膜を有する多結晶シリコン層
をマスクにし前記第１の窒化シリコン膜をとおして第１
導電型半導体基体内に選択的に、第２導電型不純物をイ
オン注入し、前記熱酸化膜を有する多結晶シリコン層を
マスクにし第１の窒化シリコン膜の表出部を選択的にエ
ツチング除去し、前記熱酸化膜を有する多結晶シリコン
層をマスクにして前記第２導電型不純物注入領域内に選
択的に第１導電型不純物をイオン注入し、熱処理を行っ
て前記イオン注入された第２導電型不純物及び第１導電
型不純物を再分布せしめて第２導電型活性ベース領域及
び第１導電型エミツタ領域を形成し、該第４導電型エミ
ツタ領域の表出面上に前記熱酸化膜によって前記多結晶
シリコン層からなるベース電極との間が絶縁分離された
エミッタ電極を形成する工程を有することを特徴とする
半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185510A JPS5975661A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置及びその製造方法 |
| KR1019830004421A KR860001586B1 (ko) | 1982-10-22 | 1983-09-20 | 반도체장치 및 제조방법 |
| EP83306396A EP0109766B1 (en) | 1982-10-22 | 1983-10-21 | Semiconductor device with a passivated junction |
| DE8383306396T DE3368813D1 (en) | 1982-10-22 | 1983-10-21 | Semiconductor device with a passivated junction |
| CA000439475A CA1192668A (en) | 1982-10-22 | 1983-10-21 | Semiconductor device and its fabrication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185510A JPS5975661A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5975661A true JPS5975661A (ja) | 1984-04-28 |
Family
ID=16172041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57185510A Pending JPS5975661A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0109766B1 (ja) |
| JP (1) | JPS5975661A (ja) |
| KR (1) | KR860001586B1 (ja) |
| CA (1) | CA1192668A (ja) |
| DE (1) | DE3368813D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257570A (ja) * | 1984-06-04 | 1985-12-19 | Rohm Co Ltd | 半導体装置の製造方法 |
| JPS61166072A (ja) * | 1985-01-17 | 1986-07-26 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8402856A (nl) * | 1984-09-18 | 1986-04-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| KR900001034A (ko) * | 1988-06-27 | 1990-01-31 | 야마무라 가쯔미 | 반도체장치 |
| JPH11260734A (ja) * | 1998-03-12 | 1999-09-24 | Nec Corp | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674362A (en) * | 1979-11-21 | 1981-06-19 | Nippon Steel Corp | Production of high alloy special adamite roll |
| JPS57186360A (en) * | 1981-05-13 | 1982-11-16 | Hitachi Ltd | Semiconductor device |
| JPS5866358A (ja) * | 1981-05-12 | 1983-04-20 | Nec Corp | 半導体装置の製法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3597667A (en) * | 1966-03-01 | 1971-08-03 | Gen Electric | Silicon oxide-silicon nitride coatings for semiconductor devices |
| FR1586940A (ja) * | 1967-10-02 | 1970-03-06 | ||
| US4157269A (en) * | 1978-06-06 | 1979-06-05 | International Business Machines Corporation | Utilizing polysilicon diffusion sources and special masking techniques |
-
1982
- 1982-10-22 JP JP57185510A patent/JPS5975661A/ja active Pending
-
1983
- 1983-09-20 KR KR1019830004421A patent/KR860001586B1/ko not_active Expired
- 1983-10-21 CA CA000439475A patent/CA1192668A/en not_active Expired
- 1983-10-21 DE DE8383306396T patent/DE3368813D1/de not_active Expired
- 1983-10-21 EP EP83306396A patent/EP0109766B1/en not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674362A (en) * | 1979-11-21 | 1981-06-19 | Nippon Steel Corp | Production of high alloy special adamite roll |
| JPS5866358A (ja) * | 1981-05-12 | 1983-04-20 | Nec Corp | 半導体装置の製法 |
| JPS57186360A (en) * | 1981-05-13 | 1982-11-16 | Hitachi Ltd | Semiconductor device |
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| JPS60257570A (ja) * | 1984-06-04 | 1985-12-19 | Rohm Co Ltd | 半導体装置の製造方法 |
| JPS61166072A (ja) * | 1985-01-17 | 1986-07-26 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0109766A1 (en) | 1984-05-30 |
| KR840006563A (ko) | 1984-11-30 |
| EP0109766B1 (en) | 1986-12-30 |
| CA1192668A (en) | 1985-08-27 |
| KR860001586B1 (ko) | 1986-10-10 |
| DE3368813D1 (en) | 1987-02-05 |
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