JPH0462617B2 - - Google Patents
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- JPH0462617B2 JPH0462617B2 JP61151696A JP15169686A JPH0462617B2 JP H0462617 B2 JPH0462617 B2 JP H0462617B2 JP 61151696 A JP61151696 A JP 61151696A JP 15169686 A JP15169686 A JP 15169686A JP H0462617 B2 JPH0462617 B2 JP H0462617B2
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- binary code
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/02—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word
- H03M7/06—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word the radix thereof being a positive integer different from two
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/069—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps
- H03M1/0695—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps using less than the maximum number of output states per stage or step, e.g. 1.5 per stage or less than 1.5 bit per stage type
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/16—Conversion to or from representation by pulses the pulses having three levels
- H03M5/18—Conversion to or from representation by pulses the pulses having three levels two levels being symmetrical with respect to the third level, i.e. balanced bipolar ternary code
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/667—Recirculation type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
〔概要〕
本発明は、Ｄ／Ａ変換方法に於いて、入力コー
ドをそのままＤ／Ａ変換することはせずに、一
旦、新たなコードに変換し、その新たなコード
は、上位二つのメジヤー・キヤリーの入力コード
変化に対して最下位桁のみが変化するようなコー
ドであるようにすることに依り、微分非直線性誤
差を最小にすることを可能にしたものである。 〔産業上の利用分野〕 本発明は、Ｄ／Ａ変換器に入力されるコードか
ら或るアルゴリズムにしたがつて新しいコードを
作成してＤ／Ａ変換を行う方法に関する。 〔従来の技術〕 従来、Ｄ／Ａ変換を行う場合、Ｄ／Ａ変換器に
入力されたコードをそのまま変換するようにして
いる。 即ち、 外部からの入力コードdj＝０，１（ｊ＝０〜ｍ） ｊ＝０が最上位桁（MSB） ｊ＝ｍが最下位桁（LSB） に対して、 内部コードai＝−１，０，１（ｉ＝１〜ｎ） （尚、ｎ＝ｍ＋１，a1＝−d0，ai＝di＋１（ｉ＝
２〜ｎ），ｊ＝ｉ＋１，ｊ＝１〜ｍ）として、
ドをそのままＤ／Ａ変換することはせずに、一
旦、新たなコードに変換し、その新たなコード
は、上位二つのメジヤー・キヤリーの入力コード
変化に対して最下位桁のみが変化するようなコー
ドであるようにすることに依り、微分非直線性誤
差を最小にすることを可能にしたものである。 〔産業上の利用分野〕 本発明は、Ｄ／Ａ変換器に入力されるコードか
ら或るアルゴリズムにしたがつて新しいコードを
作成してＤ／Ａ変換を行う方法に関する。 〔従来の技術〕 従来、Ｄ／Ａ変換を行う場合、Ｄ／Ａ変換器に
入力されたコードをそのまま変換するようにして
いる。 即ち、 外部からの入力コードdj＝０，１（ｊ＝０〜ｍ） ｊ＝０が最上位桁（MSB） ｊ＝ｍが最下位桁（LSB） に対して、 内部コードai＝−１，０，１（ｉ＝１〜ｎ） （尚、ｎ＝ｍ＋１，a1＝−d0，ai＝di＋１（ｉ＝
２〜ｎ），ｊ＝ｉ＋１，ｊ＝１〜ｍ）として、
前記説明したようなコードaiを用い、Ｄ／Ａ変
換器に入力されたコードをそのまま変換する場
合、〔ai〕＝−１と〔ai〕＝０とでは、 −１：11111111 （−128＋64＋32＋16＋８＋４＋２＋１） ０＝00000000 となつて、全ビツトが反転し、最大の微分非直線
性誤差が発生することが多い。 即ち、Ｄ／Ａ変換器に−１を表すコードである
11111111が入力され、次に、それより１だけ大き
い０を表わすコードである00000000が入力された
ような場合、理論上からすれば、出力電圧の差は
最下位ビツトの分のみが相違する筈である。然し
ながら、実際には、Ｄ／Ａ変換器の各ビツトにつ
いて誤差があり、従つて、理論的な値からかなり
ずれたものとなる。これを更に詳細に説明する
と、前記したように、２の複数コードを用い得る
Ｄ／Ａ変換器に於いては、最左端のビツトが１で
あれば、変換器内部では、それを−１と解釈して
内部各回路が動作するようになつていて、その−
１の値は、８ビツトの場合、前記したように最左
端の桁が−128であり、それに続いて＋64＋32…
…＋１となつて、その全部を加えると−１となる
のであるが、Ｄ／Ａ変換器を構成する内部素子に
は誤差があるので、１，２，４，８……等と倍々
の関係にある重みが狂つてしまい、それ等の誤差
は、−１のコードの場合、全桁が１である為、全
部加算されてしまい、その出力誤差、即ち、微分
非直線性誤差は非常に大きさものとなる。 本発明は、各桁に対する堵部コードaiとして＋
１，０，−１を適用し得るＤ／Ａ変換器を用い、
入力コードに極めて簡単な操作を施すことに依
り、Ｄ／Ａ変換を行つた場合の出力誤差の低減を
図るものである。 〔問題点を解決するための手段〕 本発明では、外部からの入力コードdiをそのま
ま内部コードaiで変換するのではなく、入力コー
ドdiから成るアルゴリズムにしたがつて新しいコ
ードを作成してＤ／Ａ変換を行うようにしてい
る。例えば、０に対応する入力コードdiが
00000000であれば内部コードaiは0000000となる
ように、また、−１に対応する入力コードdiが
11111111であれば内部コードaiは000000（−１）
となるようにしている。即ち、入力が０から−１
に或いは−１から０に変化した際、最下位桁のみ
が０から（−１）に或いは（−１）から０に変化
するものである。 このようにする為、本発明に依るＤ／Ａ変換方
法では、入力コードを１でSRT除算或いはそれ
と等しい結果が得られる方法にてコード変換し、
次いで該コード変換された新たなコードについて
Ｄ／Ａ変換を行うようにしている。 ここで、本発明で対象とするSRT除算は、基
本的には、 R(j+1) ＝2R(j)＋Ｄ，2R(j)≦−１／２の場合 ＝2R(j)，−１／２＜2R(j)＜１／２の場合 ＝2R(j)−Ｄ，１／２≦2R(j)の場合 q(j+1) ＝−１，2R(j)≦−１／２の場合 ＝０，−１／２＜2R(j)＜１／２の場合 ＝１，１／２≦2R(j)の場合 式及びに於いて、 R(j+1)：ｊ＋１番目の商デジツトを決定した後
の部分剰余 ｊ：０，１，……，ｎ−１である漸化式の指数 rR(j)：ｊ＋１番目の商デジツトを決定する以前
の部分被除数 ｒ：基数（前記式では２） Ｄ：除数 q(j+1)：小数点からかぞえてｊ＋１番目の商デ
ジツト なる式を用いて実施するものである（SRT除算
について、詳細には、昭和55年９月１日株式会社
近代科学社発行「コンピユータの高速演算方式」
第227頁乃至第230頁“7.7STR除算の原理”の項
を参照のこと） 〔作 用〕 前記手段を採ると、入力コードdiが変化した
際、例えば８ビツトの最下位桁のみが変化するの
で、その最下位桁には誤差が発生する可能性があ
るものの、それ以外の桁は変化しないから、誤差
は全くなく、従つて、微分非直線性誤差は最小に
なる。 また、前記手段を採ると、７ビツトで−127〜
127を表現することができる。長ち、127は
1111111、−127は−１−１−１−１−１−１とな
る。因に、従来技術では、127は011111111、−127
は10000001であり、８ビツトを必要とする。尚、
本発明に依つた場合、７ビツトで−128を表現す
ることはできないが、−127〜127を表現すること
ができれば実用上は十分である。 〔実施例〕 前記したように、本発明に於いては、入力コー
ドを１でSRT除算して得られるコードをＤ／Ａ
変換入力とするものである。 本発明を実施するＤ／Ａ変換器としては、内部
コードai＝１，０，−１（ｉ＝１〜ｎ ｉ＝１が
MSB、ｉ＝ｎがLSB）を用いることができるも
のであつて、そのような内部コードaiに対し、外
部からVrefなる基準電圧を与えた際、 VO＝Vref・o 〓i=1 2-i・ai なる出力電圧（電流）を発生する回路を備え、そ
して、外部からの入力コードdi＝０，１（ｉ＝０
〜ｎ ｉ＝１がMSB、ｉ＝ｎがLSB）で表現さ
れたデイジタル・コードを第１図に見られるフロ
ーチヤートに示すアルゴリズムにしたがつて内部
コードai＝−１，０，１（ｉ＝１〜ｎ）で変換し
た後、そのコードをＤ／Ａ変換するものを必要と
する。 第１図は本発明一実施例に於いてコード変換を
行うアルゴリズムについて説明する為のフロー・
チヤートを表している。 本発明に於けるコード変換の概略としては、外
部から与えられる入力コードdiをｉ＝０側、即
ち、最上位桁側から順にチエツクし、そのチエツ
クした結果にしたがつて、内部コードaiをやはり
最上位桁から順に作つてゆくものである。 さて、第１図に於いて、コード変換はｉ＝１か
らスタートしてｉ＞ｎになると終了するものとし
ている。 先ず、ｉ＝１が入つてくると、di＝１或いは
di+1＝１で且つdi-1＝０であるかどうかのチエツ
クを行う。これは、数値的には、入力コードdiと
して１，０で表現された数が1/4より大きいかど
うかをチエツクするものであり、大きければ「は
い」で、小さければ「いいえ」である。 次に、di＝０或いはdi+1＝０で且つdi-1＝１であ
るかどうかのチエツクを行う。これは、数値的に
は、前記と同様に入力コードdiとして１，０で表
現された数が−1/4より大きいか否かをチエツク
するものであり、小さければ「はい」で、大きけ
れば「いいえ」である。 このようなチエツク結果にしたがつて内部コー
ドaiを決定する。即ち、1/4より大きく「はい」
の時はai＝１、−1/4より小さくて「はい」の時は
ai＝−１である。 前記両条件を満足しない場合には、ai＝０と決
定する。 前記のようにai＝１或いは−１と決定された場
合には、di＝i、即ち、１と０を逆転させて新し
いコードの一つの桁を作るものである。 以上が１回の操作であつて、これが終了すると
一つ右の桁に移つて再び前記操作を行つて、その
桁を新コードに変換し、以下、この操作をｉ＞ｎ
となるまで繰り返してコードを完成さめるもので
ある。 第２図及び第３図は本発明を実施する場合に用
いるＤ／Ａ変換回路の要部回路図であつて、第２
図はサンプリング状態にある場合、第３図は出力
状態にある場合をそれぞれ表している。 図に於いて、OPは演算増幅器、Ｃ０，Ｃ１，
Ｃ２は略等しい容量を有するコンデンサ、Ｓ１，
Ｓ２，Ｓ３，SZはスイツチ、INは入力端、OT
は出力端、refは基準電圧入力端、VINは入力電
圧、VOTは出力電圧、Vrefは基準電圧、１及び
２はスイツチＳ１の接点、３及び４はスイツチＳ
２の接点、Ｒ及びＳはスイツチＳ３の接点をそれ
ぞれ示している。 このＤ／Ａ変換回路に於いては、第２図に見ら
れるサンプリング状態で入力端INから入力電圧
VINを取り込み、第３図に見られる出力状態で
出力端OTから出力電圧VOTを送出するものであ
り、これ等の制御は前記のようにして得られた内
部コードai＝１，０，−１を制御入力として与え
ることで実行される。尚、各図ではスイツチＳ３
が接点Ｒ及びＧの何れにもコンタクトしていない
が、第２図、即ち、サンプリング状態に於いて
は、内部コードai＝１のとき接点Ｒが閉成され、
そして、内部コードai＝０或いは−１のとき接点
Ｇが閉成され、また、第３図、即ち、出力状態に
於いては、内部コードai＝１或いは０で接点Ｇが
閉成され、そして、内部コードai＝−１で接点Ｒ
が閉成されるものとする。 その結果、出力端OTからは、 VOT＝1/2（VIN＋ai・Vref） …(1) なる式で表される出力電圧VOTを取り出すこと
ができる。尚、第２図及び第３図に見られるＤ／
Ａ変換回路の動作に関する詳細は本発明者の発明
に係わる特願昭60−192038（特開昭62−56022号公
報）を参照されると良い。 第４図は本発明を実施する場合に使用される
Ｄ／Ａ変換器を説明する為の要部ブロツク図を表
すもので、第２図及び第３図に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。 図に於いて、CVは第２図及び第３図について
説明したＤ／Ａ変換回路、Ｓ／Ｈはサンプル・ホ
ールド回路、CTは第２図及び第３図について説
明したスイツチＳ３を制御する為の制御回路、Ｓ
４はスイツチ、Ｇ及びＬはスイツチＳ４の接点を
それぞれ示している。尚、制御回路CTは内部コ
ードである入力デイジタル・コードaiの如何に依
つてスイツチＳ３の接点或いはＧの何れかを閉成
するように制御する為のものであり、入力デイジ
タル・コードaiと接点Ｒ或いはＧとの対応関係は
第２図及び第３図に関して説明した通りである。 第５図は第４図に見られるＤ／Ａ変換器に於け
る要所の動作状態を説明する為のタイミング・チ
ヤートを表し、第４図に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものと
する。 図に於いて、Ｓ４は第４図に見られるスイツチ
Ｓ４の接点Ｇ及びＬの閉成状態を、CVは第４図
に見られるＤ／Ａ変換回路CVがサンプリング状
態SMPにあるのか或いは出力状態OUTにあるの
かを、Ｓ／Ｈはサンプル・ホールド回路Ｓ／Ｈが
サンプリング状態Ｓにあるのか或いはホールド状
態Ｈにあるのかをそれぞれ示し、また、ao，
ao-1，ao-2……a1は入力コードを示していること
は勿論である。 第４図に見られるＤ／Ａ変換器に於いて、入力
デイジタル・コードai（ｉ＝１〜ｎ）をその下位
桁（ｉ＝ｎ側）から順に制御回路CTに入力する
とｎサイクル後に式(1)で表される出力電圧VOT
が得られるものである。 前記した構成の外、第４図に見られるＤ／Ａ変
換器に於いて、サンプル・ホールド回路Ｓ／Ｈの
代わりに、もう一つのＤ／Ａ変換回路CVを配置
したり、或いは、それをｎ個並設する構成にする
こともでき、そのような構成にすると、Ｄ／Ａ変
換を更に高速化することができる。 第６図はコード変換回路を説明する為の要部論
理回路図を表している。 図に於いて、LI，MI，HIは入力側端子、PO，
NO，Ｑは出力端子をそれぞれ示している。 この回路に於いて、 PO＝NO＝０でai＝０ PO＝１及びNO＝０でai＝１ PO＝０及びNO＝１でai＝−１ なる各々aiが得られる。 実際のコード変換を行うには、第６図に見られ
るコード変換回路をビツト数に応じて並設して用
いる。 第７図は第６図に見られるコード変換回路をビ
ツト数に対応して配置したコード変換回路を説明
する為の要部ブロツク図を表し、第６図に於いて
用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。 図では一つのブロツクが第６図に見られるコー
ド変換回路を表し、d0〜doは外部からの入力コー
ド、a1〜aoは変換された内部コードをそれぞれ示
している。 第７図に見られるコード変換回路の出力である
内部コードaiは第４図に見られる制御回路CTに
於いてao→a1と順に切り替えられて送出され、そ
の出力に依つてスイツチＳ３が制御されてＤ／Ａ
変換が行われるものである。 この場合、スイツチＳ３に対しては、サンプリ
ング状態でコード変換回路に於ける出力側端子
POの出力が印加され、また、出力状態でコード
変換回路に於ける出力端子NOの出力が印加され
るようになつていて、それ等出力が１のときには
スイツチＳ３の接点Ｒが閉成され、そして、出力
が０のときはスイツチＳ３の接点Ｇが閉成される
ものである。 前記説明した内部コードai、コード変換回路の
出力側端子PO及びNOに於ける出力、スイツチ
Ｓ３に於ける接点の閉成状況、Ｄ／Ａ変換器の出
力電圧VOT等の関係を表にすると次の通りであ
る。
換器に入力されたコードをそのまま変換する場
合、〔ai〕＝−１と〔ai〕＝０とでは、 −１：11111111 （−128＋64＋32＋16＋８＋４＋２＋１） ０＝00000000 となつて、全ビツトが反転し、最大の微分非直線
性誤差が発生することが多い。 即ち、Ｄ／Ａ変換器に−１を表すコードである
11111111が入力され、次に、それより１だけ大き
い０を表わすコードである00000000が入力された
ような場合、理論上からすれば、出力電圧の差は
最下位ビツトの分のみが相違する筈である。然し
ながら、実際には、Ｄ／Ａ変換器の各ビツトにつ
いて誤差があり、従つて、理論的な値からかなり
ずれたものとなる。これを更に詳細に説明する
と、前記したように、２の複数コードを用い得る
Ｄ／Ａ変換器に於いては、最左端のビツトが１で
あれば、変換器内部では、それを−１と解釈して
内部各回路が動作するようになつていて、その−
１の値は、８ビツトの場合、前記したように最左
端の桁が−128であり、それに続いて＋64＋32…
…＋１となつて、その全部を加えると−１となる
のであるが、Ｄ／Ａ変換器を構成する内部素子に
は誤差があるので、１，２，４，８……等と倍々
の関係にある重みが狂つてしまい、それ等の誤差
は、−１のコードの場合、全桁が１である為、全
部加算されてしまい、その出力誤差、即ち、微分
非直線性誤差は非常に大きさものとなる。 本発明は、各桁に対する堵部コードaiとして＋
１，０，−１を適用し得るＤ／Ａ変換器を用い、
入力コードに極めて簡単な操作を施すことに依
り、Ｄ／Ａ変換を行つた場合の出力誤差の低減を
図るものである。 〔問題点を解決するための手段〕 本発明では、外部からの入力コードdiをそのま
ま内部コードaiで変換するのではなく、入力コー
ドdiから成るアルゴリズムにしたがつて新しいコ
ードを作成してＤ／Ａ変換を行うようにしてい
る。例えば、０に対応する入力コードdiが
00000000であれば内部コードaiは0000000となる
ように、また、−１に対応する入力コードdiが
11111111であれば内部コードaiは000000（−１）
となるようにしている。即ち、入力が０から−１
に或いは−１から０に変化した際、最下位桁のみ
が０から（−１）に或いは（−１）から０に変化
するものである。 このようにする為、本発明に依るＤ／Ａ変換方
法では、入力コードを１でSRT除算或いはそれ
と等しい結果が得られる方法にてコード変換し、
次いで該コード変換された新たなコードについて
Ｄ／Ａ変換を行うようにしている。 ここで、本発明で対象とするSRT除算は、基
本的には、 R(j+1) ＝2R(j)＋Ｄ，2R(j)≦−１／２の場合 ＝2R(j)，−１／２＜2R(j)＜１／２の場合 ＝2R(j)−Ｄ，１／２≦2R(j)の場合 q(j+1) ＝−１，2R(j)≦−１／２の場合 ＝０，−１／２＜2R(j)＜１／２の場合 ＝１，１／２≦2R(j)の場合 式及びに於いて、 R(j+1)：ｊ＋１番目の商デジツトを決定した後
の部分剰余 ｊ：０，１，……，ｎ−１である漸化式の指数 rR(j)：ｊ＋１番目の商デジツトを決定する以前
の部分被除数 ｒ：基数（前記式では２） Ｄ：除数 q(j+1)：小数点からかぞえてｊ＋１番目の商デ
ジツト なる式を用いて実施するものである（SRT除算
について、詳細には、昭和55年９月１日株式会社
近代科学社発行「コンピユータの高速演算方式」
第227頁乃至第230頁“7.7STR除算の原理”の項
を参照のこと） 〔作 用〕 前記手段を採ると、入力コードdiが変化した
際、例えば８ビツトの最下位桁のみが変化するの
で、その最下位桁には誤差が発生する可能性があ
るものの、それ以外の桁は変化しないから、誤差
は全くなく、従つて、微分非直線性誤差は最小に
なる。 また、前記手段を採ると、７ビツトで−127〜
127を表現することができる。長ち、127は
1111111、−127は−１−１−１−１−１−１とな
る。因に、従来技術では、127は011111111、−127
は10000001であり、８ビツトを必要とする。尚、
本発明に依つた場合、７ビツトで−128を表現す
ることはできないが、−127〜127を表現すること
ができれば実用上は十分である。 〔実施例〕 前記したように、本発明に於いては、入力コー
ドを１でSRT除算して得られるコードをＤ／Ａ
変換入力とするものである。 本発明を実施するＤ／Ａ変換器としては、内部
コードai＝１，０，−１（ｉ＝１〜ｎ ｉ＝１が
MSB、ｉ＝ｎがLSB）を用いることができるも
のであつて、そのような内部コードaiに対し、外
部からVrefなる基準電圧を与えた際、 VO＝Vref・o 〓i=1 2-i・ai なる出力電圧（電流）を発生する回路を備え、そ
して、外部からの入力コードdi＝０，１（ｉ＝０
〜ｎ ｉ＝１がMSB、ｉ＝ｎがLSB）で表現さ
れたデイジタル・コードを第１図に見られるフロ
ーチヤートに示すアルゴリズムにしたがつて内部
コードai＝−１，０，１（ｉ＝１〜ｎ）で変換し
た後、そのコードをＤ／Ａ変換するものを必要と
する。 第１図は本発明一実施例に於いてコード変換を
行うアルゴリズムについて説明する為のフロー・
チヤートを表している。 本発明に於けるコード変換の概略としては、外
部から与えられる入力コードdiをｉ＝０側、即
ち、最上位桁側から順にチエツクし、そのチエツ
クした結果にしたがつて、内部コードaiをやはり
最上位桁から順に作つてゆくものである。 さて、第１図に於いて、コード変換はｉ＝１か
らスタートしてｉ＞ｎになると終了するものとし
ている。 先ず、ｉ＝１が入つてくると、di＝１或いは
di+1＝１で且つdi-1＝０であるかどうかのチエツ
クを行う。これは、数値的には、入力コードdiと
して１，０で表現された数が1/4より大きいかど
うかをチエツクするものであり、大きければ「は
い」で、小さければ「いいえ」である。 次に、di＝０或いはdi+1＝０で且つdi-1＝１であ
るかどうかのチエツクを行う。これは、数値的に
は、前記と同様に入力コードdiとして１，０で表
現された数が−1/4より大きいか否かをチエツク
するものであり、小さければ「はい」で、大きけ
れば「いいえ」である。 このようなチエツク結果にしたがつて内部コー
ドaiを決定する。即ち、1/4より大きく「はい」
の時はai＝１、−1/4より小さくて「はい」の時は
ai＝−１である。 前記両条件を満足しない場合には、ai＝０と決
定する。 前記のようにai＝１或いは−１と決定された場
合には、di＝i、即ち、１と０を逆転させて新し
いコードの一つの桁を作るものである。 以上が１回の操作であつて、これが終了すると
一つ右の桁に移つて再び前記操作を行つて、その
桁を新コードに変換し、以下、この操作をｉ＞ｎ
となるまで繰り返してコードを完成さめるもので
ある。 第２図及び第３図は本発明を実施する場合に用
いるＤ／Ａ変換回路の要部回路図であつて、第２
図はサンプリング状態にある場合、第３図は出力
状態にある場合をそれぞれ表している。 図に於いて、OPは演算増幅器、Ｃ０，Ｃ１，
Ｃ２は略等しい容量を有するコンデンサ、Ｓ１，
Ｓ２，Ｓ３，SZはスイツチ、INは入力端、OT
は出力端、refは基準電圧入力端、VINは入力電
圧、VOTは出力電圧、Vrefは基準電圧、１及び
２はスイツチＳ１の接点、３及び４はスイツチＳ
２の接点、Ｒ及びＳはスイツチＳ３の接点をそれ
ぞれ示している。 このＤ／Ａ変換回路に於いては、第２図に見ら
れるサンプリング状態で入力端INから入力電圧
VINを取り込み、第３図に見られる出力状態で
出力端OTから出力電圧VOTを送出するものであ
り、これ等の制御は前記のようにして得られた内
部コードai＝１，０，−１を制御入力として与え
ることで実行される。尚、各図ではスイツチＳ３
が接点Ｒ及びＧの何れにもコンタクトしていない
が、第２図、即ち、サンプリング状態に於いて
は、内部コードai＝１のとき接点Ｒが閉成され、
そして、内部コードai＝０或いは−１のとき接点
Ｇが閉成され、また、第３図、即ち、出力状態に
於いては、内部コードai＝１或いは０で接点Ｇが
閉成され、そして、内部コードai＝−１で接点Ｒ
が閉成されるものとする。 その結果、出力端OTからは、 VOT＝1/2（VIN＋ai・Vref） …(1) なる式で表される出力電圧VOTを取り出すこと
ができる。尚、第２図及び第３図に見られるＤ／
Ａ変換回路の動作に関する詳細は本発明者の発明
に係わる特願昭60−192038（特開昭62−56022号公
報）を参照されると良い。 第４図は本発明を実施する場合に使用される
Ｄ／Ａ変換器を説明する為の要部ブロツク図を表
すもので、第２図及び第３図に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。 図に於いて、CVは第２図及び第３図について
説明したＤ／Ａ変換回路、Ｓ／Ｈはサンプル・ホ
ールド回路、CTは第２図及び第３図について説
明したスイツチＳ３を制御する為の制御回路、Ｓ
４はスイツチ、Ｇ及びＬはスイツチＳ４の接点を
それぞれ示している。尚、制御回路CTは内部コ
ードである入力デイジタル・コードaiの如何に依
つてスイツチＳ３の接点或いはＧの何れかを閉成
するように制御する為のものであり、入力デイジ
タル・コードaiと接点Ｒ或いはＧとの対応関係は
第２図及び第３図に関して説明した通りである。 第５図は第４図に見られるＤ／Ａ変換器に於け
る要所の動作状態を説明する為のタイミング・チ
ヤートを表し、第４図に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものと
する。 図に於いて、Ｓ４は第４図に見られるスイツチ
Ｓ４の接点Ｇ及びＬの閉成状態を、CVは第４図
に見られるＤ／Ａ変換回路CVがサンプリング状
態SMPにあるのか或いは出力状態OUTにあるの
かを、Ｓ／Ｈはサンプル・ホールド回路Ｓ／Ｈが
サンプリング状態Ｓにあるのか或いはホールド状
態Ｈにあるのかをそれぞれ示し、また、ao，
ao-1，ao-2……a1は入力コードを示していること
は勿論である。 第４図に見られるＤ／Ａ変換器に於いて、入力
デイジタル・コードai（ｉ＝１〜ｎ）をその下位
桁（ｉ＝ｎ側）から順に制御回路CTに入力する
とｎサイクル後に式(1)で表される出力電圧VOT
が得られるものである。 前記した構成の外、第４図に見られるＤ／Ａ変
換器に於いて、サンプル・ホールド回路Ｓ／Ｈの
代わりに、もう一つのＤ／Ａ変換回路CVを配置
したり、或いは、それをｎ個並設する構成にする
こともでき、そのような構成にすると、Ｄ／Ａ変
換を更に高速化することができる。 第６図はコード変換回路を説明する為の要部論
理回路図を表している。 図に於いて、LI，MI，HIは入力側端子、PO，
NO，Ｑは出力端子をそれぞれ示している。 この回路に於いて、 PO＝NO＝０でai＝０ PO＝１及びNO＝０でai＝１ PO＝０及びNO＝１でai＝−１ なる各々aiが得られる。 実際のコード変換を行うには、第６図に見られ
るコード変換回路をビツト数に応じて並設して用
いる。 第７図は第６図に見られるコード変換回路をビ
ツト数に対応して配置したコード変換回路を説明
する為の要部ブロツク図を表し、第６図に於いて
用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。 図では一つのブロツクが第６図に見られるコー
ド変換回路を表し、d0〜doは外部からの入力コー
ド、a1〜aoは変換された内部コードをそれぞれ示
している。 第７図に見られるコード変換回路の出力である
内部コードaiは第４図に見られる制御回路CTに
於いてao→a1と順に切り替えられて送出され、そ
の出力に依つてスイツチＳ３が制御されてＤ／Ａ
変換が行われるものである。 この場合、スイツチＳ３に対しては、サンプリ
ング状態でコード変換回路に於ける出力側端子
POの出力が印加され、また、出力状態でコード
変換回路に於ける出力端子NOの出力が印加され
るようになつていて、それ等出力が１のときには
スイツチＳ３の接点Ｒが閉成され、そして、出力
が０のときはスイツチＳ３の接点Ｇが閉成される
ものである。 前記説明した内部コードai、コード変換回路の
出力側端子PO及びNOに於ける出力、スイツチ
Ｓ３に於ける接点の閉成状況、Ｄ／Ａ変換器の出
力電圧VOT等の関係を表にすると次の通りであ
る。
本発明に依るＤ／Ａ変換方法に於いては、入力
コードをそのままＤ／Ａ変換することはせずに、
例えば１のSRT除算、或いは、それに相当する
方法でコード変換を行つて、そのコード変換され
た新たなコードについてＤ／Ａ変換を行うように
している。 このような構成を採ることに依り、少なくとも
上位二つのメジヤー・キヤリーの入力コード変化
に対して、最下位桁以外の桁は変化せず、従つ
て、最下位桁には誤差が発生する可能性はあるも
のの、それ以外の桁には誤差が全くなく、従つ
て、微分非直線性誤差を最小にすることができ、
しかも、例えば、−127〜127を表現するのには７
ビツトで済み、従来技術に依る場合に比較して１
ビツト少なくすることができる。尚、理論的説明
は未だ完成していないが、16ビツト程度までのコ
ードであれば、相隣る入力コードに対しては内部
コードが最大二桁しか異ならないことが確認され
ている。
コードをそのままＤ／Ａ変換することはせずに、
例えば１のSRT除算、或いは、それに相当する
方法でコード変換を行つて、そのコード変換され
た新たなコードについてＤ／Ａ変換を行うように
している。 このような構成を採ることに依り、少なくとも
上位二つのメジヤー・キヤリーの入力コード変化
に対して、最下位桁以外の桁は変化せず、従つ
て、最下位桁には誤差が発生する可能性はあるも
のの、それ以外の桁には誤差が全くなく、従つ
て、微分非直線性誤差を最小にすることができ、
しかも、例えば、−127〜127を表現するのには７
ビツトで済み、従来技術に依る場合に比較して１
ビツト少なくすることができる。尚、理論的説明
は未だ完成していないが、16ビツト程度までのコ
ードであれば、相隣る入力コードに対しては内部
コードが最大二桁しか異ならないことが確認され
ている。
第１図は本発明−実施例に於いてコード変換を
行うアルゴリズムについて説明する為のフロー・
チヤート、第２図及び第３図は本発明を実施する
場合に用いるＤ／Ａ変換回路の要部回路図、第４
図は本発明を実施する場合に用いるＤ／Ａ変換器
の要部ブロツク図、第５図はＤ／Ａ変換器の動作
を説明する為のタイミング・チヤート、第６図は
コード変換回路の要部論理回路図、第７図はコー
ド変換回路の要部ブロツク図をそれぞれ表してい
る。 図に於いて、OPは演算増幅器、Ｃ０，Ｃ１，
Ｃ２は略等しい容量を有するコンデンサ、Ｓ１，
Ｓ２，Ｓ３，SZはスイツチ、INは入力端、OT
は出力端、refは基準電圧入力端、VINは入力電
圧、VOTは出力電圧、Vrefは基準電圧、１及び
２はスイツチＳ１の接点、３及び４はスイツチＳ
２の接点、Ｒ及びＧはスイツチＳ３の接点、diは
外部入力コード、aiは内部コード、CVはＤ／Ａ
変換回路、Ｓ／Ｈはサンプル・ホールド回路、
CTは制御回路をそれぞれ示している。
行うアルゴリズムについて説明する為のフロー・
チヤート、第２図及び第３図は本発明を実施する
場合に用いるＤ／Ａ変換回路の要部回路図、第４
図は本発明を実施する場合に用いるＤ／Ａ変換器
の要部ブロツク図、第５図はＤ／Ａ変換器の動作
を説明する為のタイミング・チヤート、第６図は
コード変換回路の要部論理回路図、第７図はコー
ド変換回路の要部ブロツク図をそれぞれ表してい
る。 図に於いて、OPは演算増幅器、Ｃ０，Ｃ１，
Ｃ２は略等しい容量を有するコンデンサ、Ｓ１，
Ｓ２，Ｓ３，SZはスイツチ、INは入力端、OT
は出力端、refは基準電圧入力端、VINは入力電
圧、VOTは出力電圧、Vrefは基準電圧、１及び
２はスイツチＳ１の接点、３及び４はスイツチＳ
２の接点、Ｒ及びＧはスイツチＳ３の接点、diは
外部入力コード、aiは内部コード、CVはＤ／Ａ
変換回路、Ｓ／Ｈはサンプル・ホールド回路、
CTは制御回路をそれぞれ示している。
Claims (1)
- 【特許請求の範囲】 １ 入力された２値２進コードの最上位桁よりも
１桁低い桁から最下桁へ向かう順で順次各桁に着
目することとし、 着目した桁とその着目した桁よりも１桁低い桁
とが同じ値を示す場合 その着目した桁よりも１桁高い桁が“０”であ
れば３値２進コードの対応する桁に“１”を生成
させ、そして、その着目した桁よりも１桁高い桁
が“１”であれば３値２進コードの対応する桁に
“−１”を生成させ、しかる後、その着目した桁
の値を反転すること、 また、着目した桁とその着目した桁よりも１桁
低い桁とが異なる値を示す場合 ３値２進コードの対応する桁に“０”を生成さ
せること に依つて２値２進コードを３値２進コードに変換
し、 次いで、前記３値２進コードの“−１”に該当
する各桁に対して２値２進コードで重み付けされ
たビツトのアナログ値を減算し、前記３値２進コ
ードの“１”に該当する各桁に対して２値２進コ
ードで重み付けされたビツトのアナログ値を加算
し、前記３値２進コードの“０”に該当する各桁
に対して２値２進コードで重み付けされたビツト
のアナログ値を減算乃至加算することなくＤ／Ａ
変換を行うこと を特徴とするＤ／Ａ変換方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61151696A JPS639231A (ja) | 1986-06-30 | 1986-06-30 | Ｄ／ａ変換方法 |
| US07/067,048 US4763108A (en) | 1986-06-30 | 1987-06-29 | Digital-to-analog conversion system |
| EP87305770A EP0251758B1 (en) | 1986-06-30 | 1987-06-30 | Digital-to-analog conversion system |
| KR8706686A KR910003549B1 (en) | 1986-06-30 | 1987-06-30 | D/a conversion system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61151696A JPS639231A (ja) | 1986-06-30 | 1986-06-30 | Ｄ／ａ変換方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS639231A JPS639231A (ja) | 1988-01-14 |
| JPH0462617B2 true JPH0462617B2 (ja) | 1992-10-07 |
Family
ID=15524262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61151696A Granted JPS639231A (ja) | 1986-06-30 | 1986-06-30 | Ｄ／ａ変換方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4763108A (ja) |
| EP (1) | EP0251758B1 (ja) |
| JP (1) | JPS639231A (ja) |
| KR (1) | KR910003549B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0257878B1 (en) * | 1986-08-09 | 1994-06-15 | Fujitsu Limited | D/A converter |
| NL8700982A (nl) * | 1987-04-27 | 1988-11-16 | Philips Nv | Digitaal-analoog omzetter. |
| JP2751186B2 (ja) * | 1988-03-15 | 1998-05-18 | 日本電気株式会社 | ディジタル・アナログ変換回路 |
| FR2738426B1 (fr) * | 1995-08-29 | 1998-02-13 | Univ Neuchatel | Dispositif de traitement numerique d'un signal analogique devant etre restitue sous forme analogique |
| GB2437572B (en) * | 2006-04-28 | 2009-09-30 | Artimi Inc | Digital-to-analouge converters |
| US7688235B2 (en) * | 2006-09-29 | 2010-03-30 | Optichron, Inc. | Composite analog to digital receiver with adaptive self-linearization |
| US8032336B2 (en) * | 2006-09-29 | 2011-10-04 | Netlogic Microsystems, Inc. | Distortion cancellation using adaptive linearization |
| US8041757B2 (en) | 2006-09-29 | 2011-10-18 | Netlogic Microsystems, Inc. | Low power and low complexity adaptive self-linearization |
| US8370113B2 (en) | 2006-09-29 | 2013-02-05 | Netlogic Microsystems, Inc. | Low-power and low-cost adaptive self-linearization system with fast convergence |
| JP2021141459A (ja) * | 2020-03-05 | 2021-09-16 | キオクシア株式会社 | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3251052A (en) * | 1963-05-15 | 1966-05-10 | Towson Lab Inc | Reversible analog to digital converter |
| GB2077536A (en) * | 1980-06-04 | 1981-12-16 | Robinson Alan Keith | Digital to analog converter |
| JPS57148421A (en) * | 1981-03-09 | 1982-09-13 | Canon Inc | Nonlinear digital-to-analog converter |
| JPS5834624A (ja) * | 1981-08-25 | 1983-03-01 | Toko Inc | Ｄ／ａ変換器 |
| US4529965A (en) * | 1983-05-03 | 1985-07-16 | Racal Data Communications | Switched-capacitor circuit analog-to-digital converter |
| GB2152310A (en) * | 1983-12-30 | 1985-07-31 | Microskill Limited | Apparatus for effecting conversion between digital and analogue electrical signals |
| JPS6256022A (ja) * | 1985-09-02 | 1987-03-11 | Fujitsu Ltd | 電子回路 |
-
1986
- 1986-06-30 JP JP61151696A patent/JPS639231A/ja active Granted
-
1987
- 1987-06-29 US US07/067,048 patent/US4763108A/en not_active Expired - Lifetime
- 1987-06-30 EP EP87305770A patent/EP0251758B1/en not_active Expired - Lifetime
- 1987-06-30 KR KR8706686A patent/KR910003549B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR910003549B1 (en) | 1991-06-04 |
| JPS639231A (ja) | 1988-01-14 |
| EP0251758B1 (en) | 1993-12-29 |
| EP0251758A2 (en) | 1988-01-07 |
| EP0251758A3 (en) | 1990-08-29 |
| US4763108A (en) | 1988-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |