JPH0462635A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0462635A JPH0462635A JP2173471A JP17347190A JPH0462635A JP H0462635 A JPH0462635 A JP H0462635A JP 2173471 A JP2173471 A JP 2173471A JP 17347190 A JP17347190 A JP 17347190A JP H0462635 A JPH0462635 A JP H0462635A
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- Japan
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- bit
- data
- line
- bits
- bit data
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はｎビットのデータの演算を同時に２つ行える、
２ｎビットの演算機能を有するマイクロコンピュータに
関するものである。
２ｎビットの演算機能を有するマイクロコンピュータに
関するものである。
従来の技術
近年、処理データの大容量化に伴い、より多くのデータ
を一度にしかも効率よく処理できる機能を有するマイク
ロコンピュータの開発が強く要望されている。
を一度にしかも効率よく処理できる機能を有するマイク
ロコンピュータの開発が強く要望されている。
そこで従来は、−度に扱うデータの単位を、ｎビットか
ら２ｎビットへと多ビット化することにより解決してい
た。以下に従来のマイクロコンピュータの構成とデータ
処理の方法について説明する。
ら２ｎビットへと多ビット化することにより解決してい
た。以下に従来のマイクロコンピュータの構成とデータ
処理の方法について説明する。
第３図は従来のマイクロコンピュータの構成を示すブロ
ック図である。第３図において、７は２ｎビットのデー
タを処理できる演算器、８はキャリーフラグ格納用のレ
ジスタ、Ｄ１０〜Ｄ １３ Ｌ；！２ｎビットパスライ
ン、Ｄ１４１ｔｌビットライン、ａ３．ｂ３は入力端子
、Ｃ３は出力端子である。２ｎビットパスラインＤＩＯ
から２つの２ｎビットのデータが２ｎビットパスライン
ＤｌｌＤ１２を介して演算器５の入力端子ａ３ ｈ３
に取り込まれる。演算処理された結果は出力端子Ｃ３か
ら２ｎビットパスラインＤ１３を介して２０ビットパス
ラインＤＩＯに送られる。さらに演算により発生したキ
ャリーフラグは１ビットラインＤ１４を介してレジスタ
８に格納される。これを］ステップ動作として連続して
データ処理を行っていた。
ック図である。第３図において、７は２ｎビットのデー
タを処理できる演算器、８はキャリーフラグ格納用のレ
ジスタ、Ｄ１０〜Ｄ １３ Ｌ；！２ｎビットパスライ
ン、Ｄ１４１ｔｌビットライン、ａ３．ｂ３は入力端子
、Ｃ３は出力端子である。２ｎビットパスラインＤＩＯ
から２つの２ｎビットのデータが２ｎビットパスライン
ＤｌｌＤ１２を介して演算器５の入力端子ａ３ ｈ３
に取り込まれる。演算処理された結果は出力端子Ｃ３か
ら２ｎビットパスラインＤ１３を介して２０ビットパス
ラインＤＩＯに送られる。さらに演算により発生したキ
ャリーフラグは１ビットラインＤ１４を介してレジスタ
８に格納される。これを］ステップ動作として連続して
データ処理を行っていた。
発明が解決しようとする課題
しかしなから、前記構成のマイクロコンピュータによる
演算方法では、ｎビットのデータを処理するときも２０
ビットのデータを処理する場合と同様に処理する。した
がってたとえば２ｎピツ） ２ｎビット ｎビット、
ｎビットの順番に連続してデータが入ったとき、従来の
マイクロコンピュータには２ｎビットのデータとｎビッ
トのデータとを判別する手段を有しないため、ｎビット
のデータも２０ビットのデータと同様に扱ってしまう。
演算方法では、ｎビットのデータを処理するときも２０
ビットのデータを処理する場合と同様に処理する。した
がってたとえば２ｎピツ） ２ｎビット ｎビット、
ｎビットの順番に連続してデータが入ったとき、従来の
マイクロコンピュータには２ｎビットのデータとｎビッ
トのデータとを判別する手段を有しないため、ｎビット
のデータも２０ビットのデータと同様に扱ってしまう。
そのため、実際の演算のステップは第４図に示すように
５つのステップを要し、演算処理効率が悪い。
５つのステップを要し、演算処理効率が悪い。
本発明は以上の課題を解決し、演算処理効率の優したマ
イクロコンピュータを提供するものである。
イクロコンピュータを提供するものである。
課題を解決するための手段
以上の目的のために本発明のマイクロコンピュータは、
２ｎ（ｎは正の整数）ビットを基本単位として演算処理
を行うマイクロコンピュータであって、プログラム命令
によりｎビットのデータと２ｎビットのデータとを判別
する手段と、２つのｎビットのデータを同時に演算する
手段と、その演算の結果発生したキャリーフラグを個々
に処理する手段とを備えている。
２ｎ（ｎは正の整数）ビットを基本単位として演算処理
を行うマイクロコンピュータであって、プログラム命令
によりｎビットのデータと２ｎビットのデータとを判別
する手段と、２つのｎビットのデータを同時に演算する
手段と、その演算の結果発生したキャリーフラグを個々
に処理する手段とを備えている。
作用
以上の構成により、本発明のマイクロコンピュータでは
ｎビットのデータを判別し同時に２つの処理を行えるの
で演算効率か向上する。
ｎビットのデータを判別し同時に２つの処理を行えるの
で演算効率か向上する。
実施例
本発明の一実施例について第１図を参照しなから説明す
る。第１図は本発明のマイクロコンビ＝りの一例を示す
ブロック図である。１，２はｎビットの演算器、３はビ
ット判別器、４は制御器、５，６はキャリーフラグ格納
用のレジスタ、Ｄｌは２０ビットパスライン、Ｄ２〜Ｄ
７はｎビットパスライン、Ｄ８．Ｄ９は１ビットライン
、ａｌ、ａ２．ｂｌ、ｂ２は入力端子、ｃｌ、ｃ２は出
力端子、ＣＩＮはキャリー入力端子、ＣＯＬ：Ｔはキャ
リー出力端子、Ｅは制御ラインである。
る。第１図は本発明のマイクロコンビ＝りの一例を示す
ブロック図である。１，２はｎビットの演算器、３はビ
ット判別器、４は制御器、５，６はキャリーフラグ格納
用のレジスタ、Ｄｌは２０ビットパスライン、Ｄ２〜Ｄ
７はｎビットパスライン、Ｄ８．Ｄ９は１ビットライン
、ａｌ、ａ２．ｂｌ、ｂ２は入力端子、ｃｌ、ｃ２は出
力端子、ＣＩＮはキャリー入力端子、ＣＯＬ：Ｔはキャ
リー出力端子、Ｅは制御ラインである。
まず２０ビットの演算について説明する。ビット判別器
３はマイクロコンピュータのプログラム命令により、取
り扱うデータが２ｎビットであると判定すると、制御ラ
インＥによって制御器４を導通状態にする。演算器１は
２ｎビットパスラインＤ１から下位ｎビットのデータを
ｎビットパスラインＤ２．、Ｄ３を介して入力端子ａｌ
、ｂｌより取り込む。演算結果は出力端子Ｃ１からｎビ
ットパスラインＤ４を介して２０ビットパスラインＤ１
の下位ビットに送られる。一方、キャリーフラグが演算
器１のキャリー出力端子Ｃ６し、から制御器４に送られ
る。演算器２は２ｎビットパスラインＤ１から上位ｎビ
ットのデータをｎビットパスラインＤ５．Ｄ６を介して
入力端子ａ ２．ｂ２より取り込む。また演算器１から
出されたキャリーフラグも制御器４が導通状態になって
いるので、演算器２のキャリー入力端子ＣＩＮに伝送さ
れる。演算器２はこの下位ビットのキャリーフラグを使
って演算を行い、その結果を出力端子Ｃ２からｎビット
パスラインＤ７を介して２ｎビ、、）／＜スラインＤ１
の上位ビットに送る。。また、演算によって発生したキ
ャリーフラグはｎビット７Ｎ）スラインＤ７を通り、さ
らに１ビ・ソトラくンＤ９を介してレジスタ６に格納さ
れる。
３はマイクロコンピュータのプログラム命令により、取
り扱うデータが２ｎビットであると判定すると、制御ラ
インＥによって制御器４を導通状態にする。演算器１は
２ｎビットパスラインＤ１から下位ｎビットのデータを
ｎビットパスラインＤ２．、Ｄ３を介して入力端子ａｌ
、ｂｌより取り込む。演算結果は出力端子Ｃ１からｎビ
ットパスラインＤ４を介して２０ビットパスラインＤ１
の下位ビットに送られる。一方、キャリーフラグが演算
器１のキャリー出力端子Ｃ６し、から制御器４に送られ
る。演算器２は２ｎビットパスラインＤ１から上位ｎビ
ットのデータをｎビットパスラインＤ５．Ｄ６を介して
入力端子ａ ２．ｂ２より取り込む。また演算器１から
出されたキャリーフラグも制御器４が導通状態になって
いるので、演算器２のキャリー入力端子ＣＩＮに伝送さ
れる。演算器２はこの下位ビットのキャリーフラグを使
って演算を行い、その結果を出力端子Ｃ２からｎビット
パスラインＤ７を介して２ｎビ、、）／＜スラインＤ１
の上位ビットに送る。。また、演算によって発生したキ
ャリーフラグはｎビット７Ｎ）スラインＤ７を通り、さ
らに１ビ・ソトラくンＤ９を介してレジスタ６に格納さ
れる。
次にｎビットの演算について説明する。ビ・ソト判別器
３はマイクロコンピュータのプログラム命令により、取
り扱うデータかｎビットであると判定すると、制御ライ
ンＥによって制御器４をしゃ断状態にする。演算器１．
２をそれぞれ独立のｎビット演算器として使用し、２つ
のｎビットの演算を同時に行う。演算器１で発生したキ
ャリーフラグはｎビットラインＤ４を通り、さらに１ビ
ットラインＤ８を介してレジスタ５に格納され、演算器
２で発生したキャリーフラグはｎビットラインＤ７を通
り、さらに１ピントラインＤ９を介してレジスタ６に格
納される。
３はマイクロコンピュータのプログラム命令により、取
り扱うデータかｎビットであると判定すると、制御ライ
ンＥによって制御器４をしゃ断状態にする。演算器１．
２をそれぞれ独立のｎビット演算器として使用し、２つ
のｎビットの演算を同時に行う。演算器１で発生したキ
ャリーフラグはｎビットラインＤ４を通り、さらに１ビ
ットラインＤ８を介してレジスタ５に格納され、演算器
２で発生したキャリーフラグはｎビットラインＤ７を通
り、さらに１ピントラインＤ９を介してレジスタ６に格
納される。
以上のような機能を有したマイクロコンピュータで、た
とえば２ｎピッ゛ト、２ｎビット、ｎビット、ｎビット
、２ｎビットの順番に連続したデータを処理すれば、第
２図のように２つのｎピントのデータを同時に処理する
ことにより、４つのステップで処理することか可能とな
る。
とえば２ｎピッ゛ト、２ｎビット、ｎビット、ｎビット
、２ｎビットの順番に連続したデータを処理すれば、第
２図のように２つのｎピントのデータを同時に処理する
ことにより、４つのステップで処理することか可能とな
る。
発明の効果
本発明によれば２０ビットの演算機能を有するマイクロ
コンピュータに、ｎビットのデータを２つ同時に処理す
る機能が付与され、２０ビットとｎビットが混在するデ
ータを高速に処理可能なマイクロコンピュータを実現で
きる。
コンピュータに、ｎビットのデータを２つ同時に処理す
る機能が付与され、２０ビットとｎビットが混在するデ
ータを高速に処理可能なマイクロコンピュータを実現で
きる。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は同実施例によるデータ処理の流れを示すフローチ
ャート、第３図は従来例の構成を示すブロック図、第４
図は従来例によるデータ処理の流れを示すフローチャー
トである。 １．２・・・・・・演算器（２ｎビット）、３・・・・
・・ビット判別器、４・・・・・・制御器、５，６・・
・・・・レジスタ、Ｄｌ・・・・・・２０ビットパスラ
イン。 代理人の氏名 弁理士 粟野重孝 ほか１名「矛■園］
２図は同実施例によるデータ処理の流れを示すフローチ
ャート、第３図は従来例の構成を示すブロック図、第４
図は従来例によるデータ処理の流れを示すフローチャー
トである。 １．２・・・・・・演算器（２ｎビット）、３・・・・
・・ビット判別器、４・・・・・・制御器、５，６・・
・・・・レジスタ、Ｄｌ・・・・・・２０ビットパスラ
イン。 代理人の氏名 弁理士 粟野重孝 ほか１名「矛■園］
Claims (1)
- ２ｎ（ｎは正の整数）ビットを基本単位として演算を行
うマイク（コンピュータであって、プログラム命令によ
りｎビットのデータと２ｎビットのデータを判別する手
段と、２つのｎビットデータを同時に演算する手段と、
その演算の結果発生したキャリーフラグを個々に処理す
る手段とを有するマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173471A JPH0462635A (ja) | 1990-06-29 | 1990-06-29 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173471A JPH0462635A (ja) | 1990-06-29 | 1990-06-29 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0462635A true JPH0462635A (ja) | 1992-02-27 |
Family
ID=15961101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2173471A Pending JPH0462635A (ja) | 1990-06-29 | 1990-06-29 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0462635A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0635669A (ja) * | 1992-07-21 | 1994-02-10 | Mitsubishi Electric Corp | 中央演算処理装置 |
-
1990
- 1990-06-29 JP JP2173471A patent/JPH0462635A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0635669A (ja) * | 1992-07-21 | 1994-02-10 | Mitsubishi Electric Corp | 中央演算処理装置 |
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