JPH0462935A - ショットキ障壁接合ゲート型電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はｎ型ガリウム砒素結晶層を動作層とするショッ
トキ障壁接合ゲート型電界効果トランジスタの製造方法
に関する。

［従来の技術］ 従来、ｎ型ガリウム砒素（ＧａＡｓ）結晶層を動作層と
して使用するショットキ障壁接合ゲート型電界効果トラ
ンジスタ（以下、ＭＥＳＦＥＴと称す）は、高周波デバ
イスとして優れた特性を有している。このため、ＭＥＳ
ＦＥＴを使用した高周波増幅素子等が開発され、商品化
されている。

第２図は従来のＭＥＳＦＥＴを示す断面図である。

第２図に示すように、半絶縁性ＧａＡｓ基板２１上には
、エピタキシャル成長によりＧａＡｓ結晶層２２，２５
，２８．２７が積層形成されている。半絶縁性ＧａＡｓ
基板２１上に形成されたアンドープＧａＡｓ結晶層２２
は厚さが例えば約０．５μｍである。このアンドープＧ
ａＡｓ結晶層２２上に形成されたｎ型ＧａＡｓ結晶層２
５は厚さが例えば約５３０人、キャリア密度が５ＸＩ０
１７ｃｍ−３である。このｎ型ＧａＡｓ結晶層２５上に
形成されたｎ型ＧａＡｓ結晶層２６は厚さが例えば約１
０００人、キャリア密度が３Ｘ１０１６ｃｍ−３である
。

このｎ型ＧａＡｓ結晶層２６上に形成された高濃度ｎ型
ＧａＡｓ結晶層２７は厚さが例えば約６０゜人、キャリ
ア密度がＩ　Ｘ　１０１８ｃｍ−３である。この高濃度
ｎ型ＧａＡｓ結晶層２７上にはソース電極２９及びドレ
イン電極３０が選択的に形成されている。ソース電極２
９とドレイン電極３０との間の高濃度ｎ型ＧａＡｓ結品
層２７にはｎ型ＧａＡｓ結晶層２６に達する開孔部が設
けられていて、この開孔部上にゲート電極２８が設けら
れている。

このゲート電極２８はその断面が略Ｖ字状をなし、その
下端部が前記開孔部に埋め込まれている。

このように構成されるＭＥＳＦＥＴにおいては、ゲート
電極２８の直下のＧａＡｓ結晶層が、低キヤリア密度の
ｎ型ＧａＡｓ結晶層２６と高キヤリア密度のｎ型ＧａＡ
ｓ結晶層２７との２層構造になっているため、相互コン
ダクタンスが大きく、ゲートバイアス依存性が小さい。

また、ゲート電極２８が低キヤリア密度のｎ型ＧａＡｓ
結晶層２６上に設けられているので、ゲート耐圧が大き
く、ゲート電極２８．！：ｎ型ＧａＡｓ結晶層２６との
間に形成されるショットキ障壁接合の容量が小さいとい
う利点がある。更に、ゲート電極２８とソース電極２９
及びドレイン電極３０との間の領域には、高濃度ｎ型Ｇ
ａＡｓ結晶層２７が配置されていて、この高濃度ｎ型Ｇ
ａＡｓ結晶層２７により寄生抵抗の低減を計っている。

［発明が解決しようとする課題］ しかしながら、上述した従来のＭＥＳＦＥＴにおいては
、オーミック電極であるソース電極２９及びドレイン電
極３０が、動作層であるｎ型ＧａＡｓ結晶層２５に低濃
度のｎ型ＧａＡｓ結晶層２６を介して接続されているた
め、寄生抵抗の低減が不十分である。またゲート電極２
８が高濃度ｎ型ＧａＡｓ結晶層２７に近接しているため
、寄生容量が大きいという問題点がある。更に、ゲート
電極２８を配置するためにｎ型ＧａＡｓ結晶層２７を局
部的に除去する工程が必要であるため、この工程での作
業のバラツキによりＭＥＳＦＥＴの特性が不安定になる
という問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
寄生容量及び寄生抵抗を低減することができると共に、
安定した特性を得ることができるショットキ障壁接合ゲ
ート型電界効果トランジスタの製造方法を提供すること
を目的とする。

［課題を解決するための手段］ 本発明に係るショットキ障壁接合ゲート型電界効果トラ
ンジスタの製造方法は、半絶縁性ガリウム砒素基板上に
アンドープガリウム砒素結晶層を含むバッファ層を形成
する工程と、このバッファ層上に第１のｎ型ガリウム砒
素結晶層を形成する工程と、そのキャリア密度が前記第
１のｎ型ガリウム砒素結晶層のキャリア密度よりも低い
第２のｎ型ガリウム砒素結晶層を前記第１のｎ型ガリウ
ム砒素結晶層上に形成する工程と、この第２のｎ型ガリ
ウム砒素結晶層上にショットキ障壁接合を形成する耐熱
性金属層をパターン形成する工程と、この耐熱性金属層
をマスクとして全面にシリコンをイオン注入する工程と
、前記耐熱性金属層を中心とする所定の領域にて前記第
２のｎ型ガリウム砒素結晶層を被覆する絶縁膜をパター
ン形成する工程と、この絶縁膜及び前記耐熱性金属層を
マスクとして全面にシリコンをイオン注入する工程と、
イオン注入された前記シリコンを熱処理によって活性化
させることにより前記所定の領域の前記第１及び前記第
２のｎ型ガリウム砒素結晶層の表面に第３のｎ型ガリウ
ム砒素結晶層を形成すると共にこの第３のｎ型ガリウム
砒素結晶層に接する第４のｎ型ガリウム砒素結晶層を形
成する工程と、この第４のｎ型ガリウム砒素結晶層上に
オーミック電極を形成する工程とを存することを特徴と
する。

［作用コ 本発明においては、半絶縁性ガリウム砒素基板上にアン
ドープガリウム砒素結晶層を含むバッファ層、第１のｎ
型ガリウム砒素結晶層及び低濃度の第２のｎ型ガリウム
砒素結晶層を積層形成した後に、この第２のｎ型ガリウ
ム砒素結晶層上に耐熱性金属層をパターン形成する。こ
の耐熱性金属層は後述する熱処理に対して耐熱性を有し
ていると共に、ｎ型ガリウム砒素結晶層と接合した場合
にショットキ障壁接合を形成するものである。この耐熱
性金属層としては例えばタングステンシリサイド層があ
る。そして、前記耐熱性金属層をマスクとして全面にシ
リコンをイオン注入する。なお、このイオン注入は１回
又は複数回に分けて行なっても良い。次に、前記耐熱性
金属層の近傍の所定の領域にて前記第２のｎ型ガリウム
砒素結晶層を被覆する絶縁膜をパターン形成する。この
場合、前記絶縁膜は全面に絶縁膜を被着した後フォトレ
ジスト膜をマスクとしてパターニングすることにより形
成することができ、前記耐熱性金属層の直上域に残留し
ていてもよい。次いで、前記絶縁膜及び前記耐熱性金属
層をマスクとして全面にシリコンをイオン注入する。従
って、前記絶縁膜及び前記耐熱性金属層により被覆され
た部分（耐熱性金属層の近傍）の前記第１及び前記第２
のｎ型ガリウム砒素結晶層に比してそれ以外の部分の前
記第１及び前記第２のｎ型ガリウム砒素結晶層の方がシ
リコンの注入量が多くなる。その後、イオン注入された
前記シリコンをアニール等の熱処理によって活性化させ
ることにより、前記耐熱性金属層の近傍の前記所定の領
域にて前記第１及び前記第２のｎ型ガリウム砒素結晶層
の表面に第３のｎ型ガリウム砒素結晶層を形成すると共
に、この第３のｎ型ガリウム砒素結晶層に近接する第４
のｎ型ガリウム砒素結晶層を形成する。この場合、上述
の理由から、前記第３のｎ型ガリウム砒素結晶層に比し
て前記第４のｎ型ガリウム砒素結晶層の方がキャリア密
度が高く、低抵抗である。また、前記耐熱性金属層の直
下域の前記第２のｎ型ガリウム砒素結晶層にはシリコン
がイオン注入されていないので、この部分は低濃度のま
まである。そして、前記第４のｎ型ガリウム砒素結晶層
上にオーミック電極を形成する。

このショットキ障壁接合ゲート型電界効果トランジスタ
においては、第３のｎ型ガリウム砒素結晶層が動作層と
なり、第４のｎ型ガリウム砒素結晶層がソース・ドレイ
ン領域となる。このため、前記第４のｎ型ガリウム砒素
結晶層上に形成されたオーミック電極は高濃度の前記第
４のｎ型ガリウム砒素結晶層を介して動作層に接続され
る。

方、第３のｎ型ガリウム砒素結晶層もイオン注入により
低抵抗化されている。従って、ＭＥＳＦＥＴの寄生抵抗
を低減することができる。

また、ゲート電極となる耐熱性金属層は低濃度の第２の
ｎ型ガリウム砒素結晶層上に設けられているため、ゲー
ト・ドレイン間耐圧が大きい。そして、耐熱性金属層の
近傍には第３のｎ型ガリウム砒素結晶層が設けられてい
るため、耐熱性金属層と第４のｎ型ガリウム砒素結晶層
とが相互に近接しないので、ＭＥＳＦＥＴの寄生容量が
低減されている。

更に、従来のようにゲート電極を配置するための開孔部
をガリウム砒素結晶層に設ける工程がないので、ＭＥＳ
ＦＥＴの製造工程上における特性のバラツキ要因を低減
することができ。これにより、安定した特性を得ること
ができると共に、ＭＥＳＦＥＴの製造歩留りを向上させ
ることができる。

また、本発明においては、第３及び第４のｎ型ガリウム
砒素結晶層を形成した後に、耐熱性金属層上に、その抵
抗値が前記耐熱性金属層の抵抗値よりも低い窒化チタン
、白金又は金等からなる低抵抗金属層を設けることが好
ましい。この低抵抗金属層を設けることにより、ゲート
電極の抵抗を低減することができる。

なお、本発明においては、バッファ層はアンドープガリ
ウム砒素結晶層を含む積層構造の結晶層等にすることが
できる。例えば、２層のアンドープガリウム砒素結晶層
の間にアンドープアルミニウムガリウム砒素結晶層を介
在させてもよい。この場合、基板側を流れる電流を前記
アンドープアルミニウムガリウム砒素結晶層により抑制
して相互コンダクタンスの下づまりを小さくすることが
できる。また、アンドープアルミニウムガリウム砒素結
晶層の外に、ｐ型ガリウム砒素結晶層、ｐ型アルミニウ
ムガリウム砒素結晶層、又はガリウム砒素結晶層とアル
ミニウムガリウム砒素結晶層とからなる超格子層等を使
用することができる。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）乃至（ｉ）は本発明の実施例に係るＭＥＳ
ＦＥＴの製造方法を工程順に示す断面図である。

先ず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ基
板１上に厚さが例えば約１μｍのアンドープＧａＡｓ結
晶層２を形成する。次に、このアンドープＧａＡｓ結晶
層２上に厚さが例えば約２０００人のアンドープＡｆＧ
ａＡｓ結晶層３を形成する。次に、このアンドープＡノ
Ｇ　ａ　Ａ　ｓ　結晶層３上に厚さが例えば約５００人
のアンドープＧａＡｓ結晶層４を形成する。次に、この
アンドープＧａＡｓ結晶層４上に、厚さが例えば約７３
０人であってキャリア密度が３Ｘ１０１７ｃｍ−３のｎ
型ＧａＡｓ結晶層５を形成する。次に、このｎ型ＧａＡ
ｓ結晶層５上に、厚さが例えば約６００人であってキャ
リア密度が５Ｘ１０１６ｃｍ−３のｎ型ＧａＡｓ結晶層
６を形成する。なお、上述の各結晶層はＭＢＥ法又はＭ
ＯＶＰＥ法によりエピタキシャル成長させることによっ
て形成することができる。次いで、ｎ型Ｇａ・Ａｓ結晶
層６上に例えばタングステンシリサイドからなる耐熱性
金属層７をパターン形成する。

次に、第１図（ｂ）に示すように、耐熱性金属層７をマ
スクとして全面にシリコンをイオン注入する。このイオ
ン注入はゲート電極（耐熱性金属層７）の直下域を除く
領域のｎ型ＧａＡｓ結晶層６のキャリア密度を、ｎ型Ｇ
ａＡｓ結晶層５のキャリア密度と同程度にするために行
なう。この場合、例えば、イオン注入時の加速エネルギ
ーを５０　ｋｅＶとし、注入量を２Ｘ　１０”個／　Ｃ
ｍ　２とすれば良い。

次に、第１図（Ｃ）に示すように、全面に厚さが例えば
約４０００人の絶縁膜８を被着する。その後、耐熱性金
属層７の直上域の一部及びこれに近接する領域を被覆す
るようにして、絶縁膜８上にフォトレジスト膜９をパタ
ーン形成する。

次に、第１図（ｄ）に示すように、フォトレジスト膜９
をマスクとする異方性のドライエツチングにより、絶縁
膜８をその厚さ分だけ除去する。

これにより、絶縁膜８は局所的に残存し、耐熱性金属層
７の上面の一部、及び耐熱性金属層７の近傍を除く部分
のｎ型ＧａＡｓ結晶層５の表面が露出する。次いで、残
置した絶縁膜８をマスクとして、全面に、例えば加速エ
ネルギーが約１００ｋｅｙ１注入量が２Ｘ　１０１３個
／ｃｍ２の条件にてシリコンをイオン注入する。

次に、第１図（ｅ）に示すように、絶縁膜８を除去した
後、例えば約８７５℃に約５秒間加熱して短時間のアニ
ールを施す。このようにして、イオン注入したシリコン
を活性化させることにより、耐熱性金属層７の近傍のＧ
ａＡｓ結晶層４，５゜６の表面に平均キャリア密度が３
Ｘ１０１７ｃｍ−３のｎ型ＧａＡｓ結晶層１０を形成す
ると共に、これに近接して平均キャリア密度がｌＸｌ０
１８ｃｍ−３の高濃度ｎ型ＧａＡｓ結晶層１１を形成す
る。なお、耐熱性金属層７の直下域のｎ型ＧａＡｓ結晶
層６はイオン注入されていないので、そのまま残存する
。

次に、第１図（ｆ）に示すように、全面に厚さが例えば
約７０００人の絶縁膜１２を被着し、更に絶縁膜１２上
にフォトレジスト膜を平坦に塗布した後、このフォトレ
ジスト膜及び絶縁膜１２をドライエツチングすることに
より、耐熱性金属層７の上面が露出した絶縁膜１２を設
ける。

次に、第１図（ｇ）に示すように、全面に窒化チタン、
白金及び金等からなる積層構造の低抵抗金属層１３を被
着した後、これをパターニングして耐熱性金属層７の直
上域を含む領域に低抵抗金属層１３を設ける。なお、耐
熱性金属層７及び低抵抗金属層１３によりゲート電極が
構成される。

次に、第１図（ｈ）に示すように、化学エツチングによ
り絶縁膜１２を除去した後、ＣＶＤ法等により全面に厚
さが例えば約１５００人の絶縁膜１４を被着する。

次に、第１図（ｉ）に示すように、高濃度ｎ型ＧａＡｓ
結晶層１１上の絶縁膜１４を選択的に除去する。次いで
、高濃度ｎ型ＧａＡｓ結晶層１１上に金とゲルマニウム
との合金及びニッケルを被着し、これらを合金化させる
ことにより、高濃度ｎ型ＧａＡｓ結晶層１１上にソース
電極１５及びドレイン電極１６を形成する。

このように構成されたＭＥＳＦＥＴにおいては、オーミ
ック電極であるソース電極１５及びドレイン電極１６が
、動作層であるｎ型ＧａＡｓ結晶層１０に高濃度ｎ型Ｇ
ａＡｓ結晶層１１を介して接続されている。また、ｎ型
ＧａＡｓ結晶層１０もイオン注入により低抵抗化されて
いる。このため、このＭＥＳＦＥＴはソース抵抗が例え
ば約０．７Ω・關と低く、寄生抵抗が低減されている。

一方、耐熱性金属層７及び低抵抗金属層１３からなるゲ
ート電極は、キャリア密度が約５×１０１６ｃｍ−３と
低濃度のｎ型ＧａＡｓ結晶層θ上に設けられているため
、ゲート・ドレイン間耐圧が例えば約１９Ｖと大きい。

また、ゲート電極と高濃度ｎ型ＧａＡｓ結晶層１１とが
相互に近接していないので、寄生容量が低減されている
。

更に、本実施例においては、第１図（ｄ）に示すように
、絶縁膜８を適宜パターン形成することにより、ドレイ
ン側の高濃度ｎ型ＧａＡｓ結晶層１１とゲート電極との
間隔（例えば約０．６μｍ）をソース側の晶濃度ｎ型Ｇ
ａＡｓ結晶層１１とゲート電極との間隔（例えば約０．
３μｍ）よりも大きく形成している。このため、ゲート
・ドレイン間耐圧を更に向上させることができ、寄生容
量をより一層低減することができる。

従って、本実施例に係るＭＥＳＦＥＴをパワーＦＥＴと
して使用した場合、ゲート幅を例えば約８４０μｍにし
、測定周波数を例えば約１８０）ｌｚにすると、ｌｄＢ
圧縮点の出力が例えば約２４．８ｄＢであり、線形利得
が例えば約８．４ｄＢであるという優れた特性が得られ
る。

また、ゲート電極の直下域のＧａＡｓ結晶層とそれ以外
の領域のＧａＡｓ結晶層とは結晶学的に厚さが等しいと
共に、従来のようにゲート電極を配置するための開孔部
をＧａＡｓ結晶層に設ける必要がないので、ＭＥＳＦＥ
Ｔの製造工程上における特性のバラツキ要因を低減する
ことができ、延いては、製造歩留りを向上させることが
できる。

なお、本実施例においては、アンドープＧａＡｓ結晶層
２とアンドープＡ７ＧａＡｓ結晶層３とアンドープＧａ
Ａｓ結晶層４との３層構造からなるバッファ層を使用し
ている。このバッファ層は基板側を流れる電流をアンド
ープＡ７ＧａＡｓ結晶層３により抑制して相互コンタク
タンスの下づまりを小さくするためのものである。この
ため、このような効果は、アンドープＡノＧａＡｓ結晶
層に限らず、ｐ型ＧａＡｓ結晶層、ｐ型ＡノＧａＡｓ結
晶層、又はＧａＡｓ結晶層とＡｆｆｉＧａＡｓ結晶層と
からなる超格子層等を使用しても得ることができる。ま
た、製造上、これらの結晶層を形成することができない
場合は、バッファ層をアンドープＧａＡｓ結晶層のみで
構成してもよい。

更に、本実施例においては、第１図（ｂ）に示すように
、耐熱性金属層７をマスクとして全面にイオン注入を施
す場合、二重注入を行なうことができる。即ち、先ず例
えば加速エネルギーが約８０ｋｅＶ　、注入量が５Ｘ　
１０”’個／ｃＩ１１２の条件にてイオン注入を行ない
、次いで例えば加速エネルギーが約５０ｋｅＶ　１注大
量が２Ｘ　１０１２個／　ａｍ　２の条件にてイオン注
入を行なう。この場合、ｎ型ＧａＡｓ結晶層１０のキャ
リア密度をｎ型ＧａＡｓ結晶層５のキャリア密度よりも
大きくでき、ｎ型ＧａＡｓ結晶層１１のキャリア密度よ
りも小さくすることができる。これにより、寄生抵抗を
更に低減することができ、ソース抵抗を例えば約０．６
Ω＠ｍ類にすることができる。

［発明の効果コ 以上説明したように本発明によれば、ゲート電極は低濃
度の第２のｎ型ガリウム砒素結晶層上に形成され、ソー
ス・ドレイン電極は前記第２のｎ型ガリウム砒素結晶層
と近接しない高濃度の第４のｎ型ガリウム砒素結晶層上
に形成されると共に、動作層となる第３のｎ型ガリウム
砒素結晶層に前記第４のｎ型ガリウム砒素結晶層を介し
て電気的に接続されるから、ショットキ障壁接合ゲート
型電界効果トランジスタの寄生抵抗及び寄生容量を低減
することができる。

また、本発明によれば、従来のようにガリウム砒素結晶
層を局部的に除去する工程が不要であるので、安定した
特性を得ることができ、更に、ＭＥＳＦＥＴの製造歩留
りを向上させることができるという効果もある。

【図面の簡単な説明】

第１図（ａ）乃至（ｉ）は本発明の実施例に係るＭＥＳ
ＦＥＴの製造方法を工程順に示す断面図、第２図は従来
のＭＥＳＦＥＴを示す断面図である。 １．３１；半絶縁性ＧａＡｓ基板、２．４，３２；アン
ドープＧａＡｓ結晶層、３；アンドープＡＩ！ＧａＡｓ
結晶層、５，８，１０，３５．３８；ｎ型ＧａＡｓ結晶
層、７；耐熱性金属層、８゜１２．１４；絶縁膜、９；
フォトレジスト膜、１１．３７；高濃度ｎ型ＧａＡｓ結
晶層、１３；低抵抗金属層、１５．３９；ソース電極、
１６，４０；ドレイン電極、３８；ゲート電極

Claims (2)

【特許請求の範囲】
1. （１）半絶縁性ガリウム砒素基板上にアンドープガリウ
   ム砒素結晶層を含むバッファ層を形成する工程と、この
   バッファ層上に第１のｎ型ガリウム砒素結晶層を形成す
   る工程と、そのキャリア密度が前記第１のｎ型ガリウム
   砒素結晶層のキャリア密度よりも低い第２のｎ型ガリウ
   ム砒素結晶層を前記第１のｎ型ガリウム砒素結晶層上に
   形成する工程と、この第２のｎ型ガリウム砒素結晶層上
   にショットキ障壁接合を形成する耐熱性金属層をパター
   ン形成する工程と、この耐熱性金属層をマスクとして全
   面にシリコンをイオン注入する工程と、前記耐熱性金属
   層を中心とする所定の領域にて前記第２のｎ型ガリウム
   砒素結晶層を被覆する絶縁膜をパターン形成する工程と
   、この絶縁膜及び前記耐熱性金属層をマスクとして全面
   にシリコンをイオン注入する工程と、イオン注入された
   前記シリコンを熱処理によって活性化させることにより
   前記所定の領域の前記第１及び前記第２のｎ型ガリウム
   砒素結晶層の表面に第３のｎ型ガリウム砒素結晶層を形
   成すると共にこの第３のｎ型ガリウム砒素結晶層に接す
   る第４のｎ型ガリウム砒素結晶層を形成する工程と、こ
   の第４のｎ型ガリウム砒素結晶層上にオーミック電極を
   形成する工程とを有することを特徴とするショットキ障
   壁接合ゲート型電界効果トランジスタの製造方法。
2. （２）前記第３及び前記第４のｎ型ガリウム砒素結晶層
   を形成した後に前記耐熱性金属層上にその抵抗値が前記
   耐熱性金属層の抵抗値よりも低い低抵抗金属層を設ける
   ことを特徴とする請求項１に記載のショットキ障壁接合
   ゲート型電界効果トランジスタの製造方法。