JPS6240776A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6240776A JPS6240776A JP60178542A JP17854285A JPS6240776A JP S6240776 A JPS6240776 A JP S6240776A JP 60178542 A JP60178542 A JP 60178542A JP 17854285 A JP17854285 A JP 17854285A JP S6240776 A JPS6240776 A JP S6240776A
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- Japan
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- groove
- forming
- fet
- semiconductor device
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に関するものである。
（従来の技術〕
従来の電界効果トランジスタ（以下ＦＥＴと称す）を例
に第１１図および第５図に基づいて説明する。
に第１１図および第５図に基づいて説明する。
第４図は従来のＧａＡｓＦＥＴの構造断面図であり、第
５図はその製造工程を゛示す断面図である。
５図はその製造工程を゛示す断面図である。
第４図において、従来のＦＥＴはプレーナ型構造であり
、ソース・ドレインのコンタクト抵抗を下げるために、
高濃度不純物層であるオーミック層１８にｎ＋を形成し
ている。２は半絶縁性基板、３は活性層、４はオーミッ
ク電極であり、５はゲート電極である。
、ソース・ドレインのコンタクト抵抗を下げるために、
高濃度不純物層であるオーミック層１８にｎ＋を形成し
ている。２は半絶縁性基板、３は活性層、４はオーミッ
ク電極であり、５はゲート電極である。
第５図において、第４図のＦＥＴは、半絶縁性ＧａＡｓ
基板２に活性層３をレジストとマスクとしたホトリソ技
術とイオン注入技術により形成し、゛同様にホトリソ技
術とイオン注入技術によりオーミック層１８を形成し、
活性層３をホトリソ技術とりフトオフ法により、ソース
、ドレイン、ケ゛−ト電極を形成して製造する。
基板２に活性層３をレジストとマスクとしたホトリソ技
術とイオン注入技術により形成し、゛同様にホトリソ技
術とイオン注入技術によりオーミック層１８を形成し、
活性層３をホトリソ技術とりフトオフ法により、ソース
、ドレイン、ケ゛−ト電極を形成して製造する。
（発明が解決しようとする問題点）
従来のＦＥＴの問題点は、イオン注入により形成された
注入層を活性化させるために行なう高温熱処理により、
ｎ＋のオーミック層中の不純物が横方向に拡散（以下ｎ
＋の横方向拡散と称す）し、ショートチャネル効果を引
き起こし、ＦＥＴの耐圧を劣化させることである。
注入層を活性化させるために行なう高温熱処理により、
ｎ＋のオーミック層中の不純物が横方向に拡散（以下ｎ
＋の横方向拡散と称す）し、ショートチャネル効果を引
き起こし、ＦＥＴの耐圧を劣化させることである。
本発明の目的は、従来の欠点を解消し、ＦＥＴ０ｎ＋の
横方向拡散を抑制し、それによってＦＥＴのショートチ
ャネル効果が抑制され、ＦＥＴの耐圧が向上できる半導
体装置の製造方法を提供することである。
横方向拡散を抑制し、それによってＦＥＴのショートチ
ャネル効果が抑制され、ＦＥＴの耐圧が向上できる半導
体装置の製造方法を提供することである。
（問題点を解決するための手段）
本発明の半導体装置の製造方法は、一導電型の活性層と
なる半導体層の第１の層を有する半導体基板の一主面に
、前記第１の層と同一導電型のオーミック層となる第２
の層の半導体層をイオン注入で形成する工程と、前記第
２の層をエツチングにより選択的に除去し、凹形の溝を
形成する工程と、前記溝の側面に絶縁膜を形成する工程
と、この絶縁膜に囲まれた溝にゲート電極を形成する工
程と、前記溝の片部にソース、ドレイン電極を形成する
工程を有したものである。
なる半導体層の第１の層を有する半導体基板の一主面に
、前記第１の層と同一導電型のオーミック層となる第２
の層の半導体層をイオン注入で形成する工程と、前記第
２の層をエツチングにより選択的に除去し、凹形の溝を
形成する工程と、前記溝の側面に絶縁膜を形成する工程
と、この絶縁膜に囲まれた溝にゲート電極を形成する工
程と、前記溝の片部にソース、ドレイン電極を形成する
工程を有したものである。
また、第１および第２の層よりなる一導電型の半導体層
は、表面近くで不純物濃度が高く、深さ方向に階段状に
不純物濃度が低くなっているものであり、さらに、ゲー
ト電極は、ゲート部に形成された溝の側壁に絶縁膜によ
り、オーミック層と分離形成するものである。
は、表面近くで不純物濃度が高く、深さ方向に階段状に
不純物濃度が低くなっているものであり、さらに、ゲー
ト電極は、ゲート部に形成された溝の側壁に絶縁膜によ
り、オーミック層と分離形成するものである。
（作用）
本発明の半導体装置の製造方法により、ＦＥＴ０ｎ十の
横方向拡散を抑制でき、これによってＦＥＴのショート
チャネル効果が抑制され、ＦＥＴの耐圧が向上できる。
横方向拡散を抑制でき、これによってＦＥＴのショート
チャネル効果が抑制され、ＦＥＴの耐圧が向上できる。
（実施例）
本発明の実施例を第１図ないし第３図に基づいて説明す
る。
る。
同図において、第４図および第５図に示した従来例と同
一部分については同一番号を付し、その説明を省略する
。
一部分については同一番号を付し、その説明を省略する
。
第１図は本発明のＦＥＴの製造工程を示す断面図である
。第１図（、）において、半絶縁性ＧａＡｓ基板２にレ
ジストをマスクとして、２９ ｓｉを１５０ ＫｅＶ、
６Ｘ１０ ｃｍ 、Ｓｉを７０ ＫｅＶ、 ５ Ｘ
１０１３ｃｍ−２イ、＋ ７注入し、レジストを除去し
、８２０℃１５分の熱処理をＡｓ雰囲気で行ない、活性
層となる深い１層３を、オーミック層となる浅いｎ土層
１を形成する。
。第１図（、）において、半絶縁性ＧａＡｓ基板２にレ
ジストをマスクとして、２９ ｓｉを１５０ ＫｅＶ、
６Ｘ１０ ｃｍ 、Ｓｉを７０ ＫｅＶ、 ５ Ｘ
１０１３ｃｍ−２イ、＋ ７注入し、レジストを除去し
、８２０℃１５分の熱処理をＡｓ雰囲気で行ない、活性
層となる深い１層３を、オーミック層となる浅いｎ土層
１を形成する。
第１図（ｂ）において、ゲート部分となる領域をａ３ｐ
ｏ４： Ｈ２Ｏ２： Ｈ２０＝３ ： １ ： ２０
テア分間エツチングし、幅１μｍの凹形の溝６を形成す
る。■ｓ。
ｏ４： Ｈ２Ｏ２： Ｈ２０＝３ ： １ ： ２０
テア分間エツチングし、幅１μｍの凹形の溝６を形成す
る。■ｓ。
ｌｄは溝により分離されたソース、ドレインオーミック
ｎ十層である。
ｎ十層である。
第１図（ｃ）において、短ゲート含を実現するために膜
厚３５００ＸのどラズマＣＶＤシリコン窒化膜を全面に
堆積し、反応エツチングにより溝６の側壁にシリコン窒
化膜７を残す。これにより０．３μｍのゲート長が実現
される。
厚３５００ＸのどラズマＣＶＤシリコン窒化膜を全面に
堆積し、反応エツチングにより溝６の側壁にシリコン窒
化膜７を残す。これにより０．３μｍのゲート長が実現
される。
第１図（ｄ）において、ソース、ドレイン電極４ｓ、４
ｄをＡｕＧｅ ／Ｎｉ／Ａｕで、ゲート電極５をＴｉ／
Ｐｔ／Ａｕでホトリン技術とりフトオフ法により形成す
る。
ｄをＡｕＧｅ ／Ｎｉ／Ａｕで、ゲート電極５をＴｉ／
Ｐｔ／Ａｕでホトリン技術とりフトオフ法により形成す
る。
第２図は、第１図（、）の活性層３とオーミック層１ｓ
ｔ １（Ｈの不純物濃度の分布を示す図である。同図に
おいて、オーミック層重の不純物濃度のピークＡ （Ｉ
Ｘ １０１８ｃｒｎ−’ ）が活性層３の不純物濃度
のピークＢ （２Ｘ１０１７ｃｒｎ−２）より基板表面
側にある。本発明は、ゲートメタルを活性層３のピーク
の表面側になるように、第２図の破線で示す位置まで、
エツチングし、ゲート電極を形成する。本発明の実施例
では、９０００Ｘ凹形溝のエツチングを行ない、ゲート
電極を形成している。
ｔ １（Ｈの不純物濃度の分布を示す図である。同図に
おいて、オーミック層重の不純物濃度のピークＡ （Ｉ
Ｘ １０１８ｃｒｎ−’ ）が活性層３の不純物濃度
のピークＢ （２Ｘ１０１７ｃｒｎ−２）より基板表面
側にある。本発明は、ゲートメタルを活性層３のピーク
の表面側になるように、第２図の破線で示す位置まで、
エツチングし、ゲート電極を形成する。本発明の実施例
では、９０００Ｘ凹形溝のエツチングを行ない、ゲート
電極を形成している。
第３図に、第１図（ｄ）のゲート電極および、ソース、
ドレイン電極の形成工程のゲート抵抗低下のためのゲー
ト電極形成の実施例を示す。
ドレイン電極の形成工程のゲート抵抗低下のためのゲー
ト電極形成の実施例を示す。
第３図において、第１図（ｃ）でゲート形成のための凹
形溝の側壁にＰ−ＣＶ−Ｄ窒化シリコン膜７を残したの
ち、第３図（ａ）のようにＴ ｉ／Ｐ ｔ／Ａｕ （１
０００１５００／１００ＯＸ ）を全面蒸着し、レジス
トのホトリソ技術でゲート抵抗を下げるための金メツキ
用窓８を開ける。
形溝の側壁にＰ−ＣＶ−Ｄ窒化シリコン膜７を残したの
ち、第３図（ａ）のようにＴ ｉ／Ｐ ｔ／Ａｕ （１
０００１５００／１００ＯＸ ）を全面蒸着し、レジス
トのホトリソ技術でゲート抵抗を下げるための金メツキ
用窓８を開ける。
第３図（ｂ）において、２μｍ厚の金メッキ９を行なっ
たのち、レノストを除去し、Ａｒのイオンミリング法に
より、金を削り、丁字形のゲート電極を得る。
たのち、レノストを除去し、Ａｒのイオンミリング法に
より、金を削り、丁字形のゲート電極を得る。
（発明の効果）
本発明により、ＦＥＴのｎ土様方向拡散を抑制でき、こ
れによってＦＥＴのショートチャネル効果が抑制され、
ＦＥＴの耐圧が３倍程度高くなる効果がある。
れによってＦＥＴのショートチャネル効果が抑制され、
ＦＥＴの耐圧が３倍程度高くなる効果がある。
第１図は本発明の一実施例におけるＦＥＴの製造工程の
断面図、第２図は、活性層とオーミック層の不純物濃度
分布図、第３図は本発明のゲート電極の形成方法を示す
断面図、第４図は従来のＦＥＴの構造断面図、第５図は
同ＦＥＴの製造工程断面図である。 １・・・オーミック層、２・・・半絶縁性基板、３・・
・活性層、４・・・オーミック電極゛、５・・・ゲート
電極、６・・・活性層の凹形溝、７・・・Ｃ−ＣＶ−Ｄ
窒化シリコン膜、８・・・金メツキ用窓、９・・・金メ
ッキ。 第１図 」 第２図 ０ ０．１ ０．２茶板ｔ５釣 ｓ
９の９象さ 第３図 と 第４図 第５図
断面図、第２図は、活性層とオーミック層の不純物濃度
分布図、第３図は本発明のゲート電極の形成方法を示す
断面図、第４図は従来のＦＥＴの構造断面図、第５図は
同ＦＥＴの製造工程断面図である。 １・・・オーミック層、２・・・半絶縁性基板、３・・
・活性層、４・・・オーミック電極゛、５・・・ゲート
電極、６・・・活性層の凹形溝、７・・・Ｃ−ＣＶ−Ｄ
窒化シリコン膜、８・・・金メツキ用窓、９・・・金メ
ッキ。 第１図 」 第２図 ０ ０．１ ０．２茶板ｔ５釣 ｓ
９の９象さ 第３図 と 第４図 第５図
Claims (3)
- （１）一導電型の活性層となる半導体層の第１の層を有
する半導体基板の一主面に、前記第１の層と同一導電型
のオーミック層となる第２の層の半導体層をイオン注入
で形成する工程と、前記第２の層をエッチングにより選
択的に除去し、凹形の溝を形成する工程と、前記溝の側
面に絶縁膜を形成する工程と、前記絶縁膜に囲まれた溝
にゲート電極を形成する工程と、前記溝の肩部にソース
、ドレイン電極を形成する工程とからなることを特徴と
する半導体装置の製造方法。 - （２）第１および第２の層よりなる一導電型の半導体層
は、表面近傍で不純物濃度が高く、深さ方向に階段状に
不純物濃度が低くなつていることを特徴とする特許請求
の範囲第（１）項記載の半導体装置の製造方法。 - （３）ゲート電極は、ゲート部に形成された溝の側壁に
絶縁膜により、オーミック層と分離形成することを特徴
とする特許請求の範囲第（１）項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178542A JPS6240776A (ja) | 1985-08-15 | 1985-08-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178542A JPS6240776A (ja) | 1985-08-15 | 1985-08-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6240776A true JPS6240776A (ja) | 1987-02-21 |
Family
ID=16050298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60178542A Pending JPS6240776A (ja) | 1985-08-15 | 1985-08-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240776A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156876A (ja) * | 1985-12-28 | 1987-07-11 | Matsushita Electronics Corp | 半導体装置 |
-
1985
- 1985-08-15 JP JP60178542A patent/JPS6240776A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156876A (ja) * | 1985-12-28 | 1987-07-11 | Matsushita Electronics Corp | 半導体装置 |
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