JPH11214403A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11214403A JPH11214403A JP2386198A JP2386198A JPH11214403A JP H11214403 A JPH11214403 A JP H11214403A JP 2386198 A JP2386198 A JP 2386198A JP 2386198 A JP2386198 A JP 2386198A JP H11214403 A JPH11214403 A JP H11214403A
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Landscapes
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Abstract
(57)【要約】
【課題】 ホウ素による不純物の偏析を利用して横方向
への不純物拡散を小さく抑え、接合型ＦＥＴ等のしきい
値電圧を精密に制御できるようにする。 【解決手段】 ＧａＡｓ基板１２の表面ににおいてｐ型
導電層１５の上にｎ型導電層１６を形成した後、ｎ型導
電層の一部をホトレジスト膜２０から露出させ、このホ
トレジスト膜２０の開口２１を通してｎ型導電層１６に
２０ｋｅＶ、２×１０13／ｃｍ2のＭｇイオンと２０ｋ
ｅＶ、１×１０11／ｃｍ2のＢイオンを共注入し、ｐ+型
導電層２２を形成する。ついで、ＧａＡｓ基板１２の全
面にＣＶＤ法によってＳｉＮ膜２５を形成し、ＳｉＮ膜
２５でＧａＡｓ基板１２をキャップして８５０℃で１５
分間、活性化熱処理を行なう。
への不純物拡散を小さく抑え、接合型ＦＥＴ等のしきい
値電圧を精密に制御できるようにする。 【解決手段】 ＧａＡｓ基板１２の表面ににおいてｐ型
導電層１５の上にｎ型導電層１６を形成した後、ｎ型導
電層の一部をホトレジスト膜２０から露出させ、このホ
トレジスト膜２０の開口２１を通してｎ型導電層１６に
２０ｋｅＶ、２×１０13／ｃｍ2のＭｇイオンと２０ｋ
ｅＶ、１×１０11／ｃｍ2のＢイオンを共注入し、ｐ+型
導電層２２を形成する。ついで、ＧａＡｓ基板１２の全
面にＣＶＤ法によってＳｉＮ膜２５を形成し、ＳｉＮ膜
２５でＧａＡｓ基板１２をキャップして８５０℃で１５
分間、活性化熱処理を行なう。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関する。特に、移動体通信システムの高周波
ブロックにおいて使用される接合型電界効果トランジス
タ（接合型ＦＥＴ、又は、ＪＦＥＴ）やｐ−ｎ接合ダイ
オード等の接合型半導体装置とその製造方法に関する。
製造方法に関する。特に、移動体通信システムの高周波
ブロックにおいて使用される接合型電界効果トランジス
タ（接合型ＦＥＴ、又は、ＪＦＥＴ）やｐ−ｎ接合ダイ
オード等の接合型半導体装置とその製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓ等のIII−Ｖ族化合物半導体に
ｐ型導電層を形成するための不純物（ｐ型不純物）とし
ては、従来より、亜鉛（Ｚｎ）、マグネシウム（Ｍ
ｇ）、ベリリウム（Ｂｅ）等が用いられている。例え
ば、接合型ＦＥＴでは、これらのｐ型不純物を熱拡散法
やイオン注入法によりｎ型導電層へ高濃度にドーピング
してｎ型導電層内にｐ+型導電層を形成し、ゲート形成
領域にｐ+−ｎ接合を形成する方法を採用している。
ｐ型導電層を形成するための不純物（ｐ型不純物）とし
ては、従来より、亜鉛（Ｚｎ）、マグネシウム（Ｍ
ｇ）、ベリリウム（Ｂｅ）等が用いられている。例え
ば、接合型ＦＥＴでは、これらのｐ型不純物を熱拡散法
やイオン注入法によりｎ型導電層へ高濃度にドーピング
してｎ型導電層内にｐ+型導電層を形成し、ゲート形成
領域にｐ+−ｎ接合を形成する方法を採用している。
【０００３】図１は熱拡散法の場合を示しており、ｎ型
導電層１を形成されたＧａＡｓ基板２をＺｎ雰囲気中に
おいて熱処理し、マスク４の開口５を通してＺｎ３をｎ
型導電層１へ拡散させることにより、ｎ型導電層１内に
ｐ+型導電層６を形成する様子を示している。
導電層１を形成されたＧａＡｓ基板２をＺｎ雰囲気中に
おいて熱処理し、マスク４の開口５を通してＺｎ３をｎ
型導電層１へ拡散させることにより、ｎ型導電層１内に
ｐ+型導電層６を形成する様子を示している。
【０００４】
【発明が解決しようとする課題】しかしながら、一般
に、Ｚｎ、Ｍｇ、Ｂｅのようなｐ型不純物は、ＧａＡｓ
中での拡散係数が大きいため、マスクの開口幅に対して
不純物の拡散幅がかなり広くなる。すなわち、ｐ型不純
物の注入又は拡散後、ＧａＡｓ基板を高温中におくと、
ｐ型不純物が広がってｐ型導電層の拡散深さが深くなる
と共に不純物が横方向（基板表面と平行な方向）にも広
がって拡散幅が大きくなってしまう。また、その拡散幅
の制御も非常に難しいので、接合型ＦＥＴ等のしきい値
電圧の制御も困難であった。
に、Ｚｎ、Ｍｇ、Ｂｅのようなｐ型不純物は、ＧａＡｓ
中での拡散係数が大きいため、マスクの開口幅に対して
不純物の拡散幅がかなり広くなる。すなわち、ｐ型不純
物の注入又は拡散後、ＧａＡｓ基板を高温中におくと、
ｐ型不純物が広がってｐ型導電層の拡散深さが深くなる
と共に不純物が横方向（基板表面と平行な方向）にも広
がって拡散幅が大きくなってしまう。また、その拡散幅
の制御も非常に難しいので、接合型ＦＥＴ等のしきい値
電圧の制御も困難であった。
【０００５】このため、従来より、接合型ＦＥＴにおい
てｐ+型導電層を作製する方法としては、Ｚｎによる熱
拡散が唯一実用化されているに過ぎなかった。しかし、
Ｚｎの熱拡散法を用いても、横方向へのＺｎ拡散が大き
いので、ｐ+型導電層の幅を短くする必要が生じてくる
と実用にならなかった。例えば、接合型ＦＥＴのゲート
長が１μｍ未満まで短かくなってくると、Ｚｎの熱拡散
法を用いても、接合型ＦＥＴの形成が困難になってい
た。
てｐ+型導電層を作製する方法としては、Ｚｎによる熱
拡散が唯一実用化されているに過ぎなかった。しかし、
Ｚｎの熱拡散法を用いても、横方向へのＺｎ拡散が大き
いので、ｐ+型導電層の幅を短くする必要が生じてくる
と実用にならなかった。例えば、接合型ＦＥＴのゲート
長が１μｍ未満まで短かくなってくると、Ｚｎの熱拡散
法を用いても、接合型ＦＥＴの形成が困難になってい
た。
【０００６】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、ホウ素によ
る不純物の偏析を利用して横方向及び深さ方向への不純
物拡散を小さく抑えることにある。
れたものであり、その目的とするところは、ホウ素によ
る不純物の偏析を利用して横方向及び深さ方向への不純
物拡散を小さく抑えることにある。
【０００７】
【発明の開示】本発明にかかる半導体装置は、第１の導
電層の内部に第１の導電層と異なる導電型を有する第２
の導電層が形成された接合型の半導体装置であって、前
記第２の導電層は、第２の導電層にその導電型を付与す
るための不純物と共にホウ素を加えられていることを特
徴としている。
電層の内部に第１の導電層と異なる導電型を有する第２
の導電層が形成された接合型の半導体装置であって、前
記第２の導電層は、第２の導電層にその導電型を付与す
るための不純物と共にホウ素を加えられていることを特
徴としている。
【０００８】本発明の発明者は、ホウ素濃度の高い半導
体（例えば、ＧａＡｓ等の化合物半導体）中では、不純
物（例えば、Ｍｇ等）が表面偏析しやすい性質を発見し
た。ホウ素濃度が高い半導体中では、不純物が表面偏析
し易く、これによって不純物の拡散を抑制することがで
きるので、半導体中における不純物の横方向への拡散を
小さく抑えることができると共に深さ方向への拡散も抑
制することができる。従って、不純物の横方向への拡散
を最小限に抑えることができ、例えば０.５μｍの短い
ゲート長を持つ接合型の半導体装置を実現することがで
きる。同時に、不純物が半導体表面に偏析するので、不
純物注入等によって薄い高濃度層を実現することができ
る。よって、第２の導電層の拡散幅とマスクパターンの
開口幅との誤差が小さく、薄い高濃度層を製作すること
ができ、接合型ＦＥＴ等のしきい値電圧を精密に制御す
ることができる。
体（例えば、ＧａＡｓ等の化合物半導体）中では、不純
物（例えば、Ｍｇ等）が表面偏析しやすい性質を発見し
た。ホウ素濃度が高い半導体中では、不純物が表面偏析
し易く、これによって不純物の拡散を抑制することがで
きるので、半導体中における不純物の横方向への拡散を
小さく抑えることができると共に深さ方向への拡散も抑
制することができる。従って、不純物の横方向への拡散
を最小限に抑えることができ、例えば０.５μｍの短い
ゲート長を持つ接合型の半導体装置を実現することがで
きる。同時に、不純物が半導体表面に偏析するので、不
純物注入等によって薄い高濃度層を実現することができ
る。よって、第２の導電層の拡散幅とマスクパターンの
開口幅との誤差が小さく、薄い高濃度層を製作すること
ができ、接合型ＦＥＴ等のしきい値電圧を精密に制御す
ることができる。
【０００９】ここで、半導体層にホウ素を加える方法と
しては、濃度５×１０16cm-3以上のホウ素を含んだ半導
体基板を用いてもよく、不純物と共にホウ素を共注入し
てもよい。
しては、濃度５×１０16cm-3以上のホウ素を含んだ半導
体基板を用いてもよく、不純物と共にホウ素を共注入し
てもよい。
【００１０】
【発明の実施の形態】図２（ａ）〜（ｄ）及び図３
（ｅ）〜（ｇ）は本発明の一実施形態による接合型ＦＥ
Ｔ１１の製造工程を示す断面図である。以下、図２及び
図３に従って、この接合型ＦＥＴ１１の製造方法及び構
造を説明する。まず、半絶縁性ＧａＡｓ基板１２の表面
に形成したホトレジスト膜１３を素子領域で開口し、こ
のホトレジスト膜１３の開口１４を通してＧａＡｓ基板
１２にＭｇイオンを３５０ｋｅＶ、４×１０12／ｃｍ2
で注入してｐ型導電層１５を形成し［図２（ａ）］、つ
いで、開口１４を通してｐ型導電層１５へＳｉイオンを
１２０ｋｅＶ、８×１０12／ｃｍ2で浅く注入し、ｐ型
導電層１５の上にｎ型導電層１６を形成する［図２
（ｂ）］。また、ソース電極形成領域及びドレイン電極
形成領域（ｐ型導電層１５及びｎ型導電層１６の両端
部）において、ＧａＡｓ基板１２の表面を覆った別なホ
トレジスト１７にフォトリソグラフィ技術により開口１
８をあけ、当該開口１８を通してＧａＡｓ基板１２にＳ
ｉイオンを３５０ｋｅＶ、４×１０13／ｃｍ2で深く注
入し、ｐ型導電層１５及びｎ型導電層１６の両側にコン
タクト層（ｎ+型導電層）１９を形成する［図２
（ｃ）］。
（ｅ）〜（ｇ）は本発明の一実施形態による接合型ＦＥ
Ｔ１１の製造工程を示す断面図である。以下、図２及び
図３に従って、この接合型ＦＥＴ１１の製造方法及び構
造を説明する。まず、半絶縁性ＧａＡｓ基板１２の表面
に形成したホトレジスト膜１３を素子領域で開口し、こ
のホトレジスト膜１３の開口１４を通してＧａＡｓ基板
１２にＭｇイオンを３５０ｋｅＶ、４×１０12／ｃｍ2
で注入してｐ型導電層１５を形成し［図２（ａ）］、つ
いで、開口１４を通してｐ型導電層１５へＳｉイオンを
１２０ｋｅＶ、８×１０12／ｃｍ2で浅く注入し、ｐ型
導電層１５の上にｎ型導電層１６を形成する［図２
（ｂ）］。また、ソース電極形成領域及びドレイン電極
形成領域（ｐ型導電層１５及びｎ型導電層１６の両端
部）において、ＧａＡｓ基板１２の表面を覆った別なホ
トレジスト１７にフォトリソグラフィ技術により開口１
８をあけ、当該開口１８を通してＧａＡｓ基板１２にＳ
ｉイオンを３５０ｋｅＶ、４×１０13／ｃｍ2で深く注
入し、ｐ型導電層１５及びｎ型導電層１６の両側にコン
タクト層（ｎ+型導電層）１９を形成する［図２
（ｃ）］。
【００１１】ついで、ＧａＡｓ基板１２の表面を新たな
ホトレジスト膜２０で覆い、ゲート形成領域（ｎ型導電
層１６の中央部）においてホトレジスト膜２０を選択的
に開口し、当該開口２１からｎ型導電層１６内に２０ｋ
ｅＶ、２×１０13／ｃｍ2のＭｇイオンと２０ｋｅＶ、
１×１０11／ｃｍ2のＢイオンを共注入し、ｐ+型導電層
２２を形成する［図２（ｄ）］。ホトレジスト膜２０を
除去した後、ＧａＡｓ基板１２の全面にＣＶＤ法によっ
てＳｉＮ膜２５を形成し、ＳｉＮ膜２５でＧａＡｓ基板
１２をキャップして８５０℃で１５分間、活性化熱処理
を行なう。
ホトレジスト膜２０で覆い、ゲート形成領域（ｎ型導電
層１６の中央部）においてホトレジスト膜２０を選択的
に開口し、当該開口２１からｎ型導電層１６内に２０ｋ
ｅＶ、２×１０13／ｃｍ2のＭｇイオンと２０ｋｅＶ、
１×１０11／ｃｍ2のＢイオンを共注入し、ｐ+型導電層
２２を形成する［図２（ｄ）］。ホトレジスト膜２０を
除去した後、ＧａＡｓ基板１２の全面にＣＶＤ法によっ
てＳｉＮ膜２５を形成し、ＳｉＮ膜２５でＧａＡｓ基板
１２をキャップして８５０℃で１５分間、活性化熱処理
を行なう。
【００１２】つぎに、フォトリソグラフィ技術を用いて
ソース電極形成領域及びドレイン電極形成領域において
ＳｉＮ膜２５を開口し、当該開口を通してコンタクト層
１９の上にＡｕＧｅ系の金属を堆積させ、リフトオフ法
によって当該金属の不要部分を除去してソース電極２３
及びドレイン電極２４を形成し［図３（ｅ）］、窒素ガ
ス雰囲気において４４０℃で合金化熱処理を行なってソ
ース電極２３及びドレイン電極２４をコンタクト層１９
にオーミック接合させる。
ソース電極形成領域及びドレイン電極形成領域において
ＳｉＮ膜２５を開口し、当該開口を通してコンタクト層
１９の上にＡｕＧｅ系の金属を堆積させ、リフトオフ法
によって当該金属の不要部分を除去してソース電極２３
及びドレイン電極２４を形成し［図３（ｅ）］、窒素ガ
ス雰囲気において４４０℃で合金化熱処理を行なってソ
ース電極２３及びドレイン電極２４をコンタクト層１９
にオーミック接合させる。
【００１３】この後、フォトリソグラフィ技術を用いて
ｐ+型導電層２２の上で、ＳｉＮ膜２５にゲート長に等
しい開口をあける。さらに、このＳｉＮ膜２５の上に別
なホトレジスト膜２６を塗布し、ホトレジスト膜２６に
ゲート長よりも若干幅の広い開口をあける。ついで、Ｇ
ａＡｓ基板１２をＨ3ＰＯ4：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：
２５０（体積比）の液に約１５秒間浸漬し、ホトレジス
ト膜２６及びＳｉＮ膜２５の各開口を通してｐ+型導電
層２２の表面洗浄を行なった後、ｐ+型導電層２２の上
に下層側から順次Ｐｔ（膜厚２５ｎｍ）／Ｍｏ（膜厚２
０ｎｍ）／Ｔｉ（膜厚１００ｎｍ）／Ａｕ（膜厚３５０
ｎｍ）からなる電極金属２７を堆積させ［図３
（ｆ）］、上層のホトレジスト膜２６を除去することに
よってマッシュルーム型のゲート電極２８を形成する
［図３（ｇ）］。その後、約３５０℃で５分間の熱処理
を行ない、ゲート電極２８下層のＰｔをほとんど全てｐ
+型導電層２２へ拡散させ、ｐ+型導電層２２とのオーミ
ック性を確保する。最後に、配線パターン層を形成し、
保護膜を成膜して、接合型ＦＥＴ１１を完成する。
ｐ+型導電層２２の上で、ＳｉＮ膜２５にゲート長に等
しい開口をあける。さらに、このＳｉＮ膜２５の上に別
なホトレジスト膜２６を塗布し、ホトレジスト膜２６に
ゲート長よりも若干幅の広い開口をあける。ついで、Ｇ
ａＡｓ基板１２をＨ3ＰＯ4：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：
２５０（体積比）の液に約１５秒間浸漬し、ホトレジス
ト膜２６及びＳｉＮ膜２５の各開口を通してｐ+型導電
層２２の表面洗浄を行なった後、ｐ+型導電層２２の上
に下層側から順次Ｐｔ（膜厚２５ｎｍ）／Ｍｏ（膜厚２
０ｎｍ）／Ｔｉ（膜厚１００ｎｍ）／Ａｕ（膜厚３５０
ｎｍ）からなる電極金属２７を堆積させ［図３
（ｆ）］、上層のホトレジスト膜２６を除去することに
よってマッシュルーム型のゲート電極２８を形成する
［図３（ｇ）］。その後、約３５０℃で５分間の熱処理
を行ない、ゲート電極２８下層のＰｔをほとんど全てｐ
+型導電層２２へ拡散させ、ｐ+型導電層２２とのオーミ
ック性を確保する。最後に、配線パターン層を形成し、
保護膜を成膜して、接合型ＦＥＴ１１を完成する。
【００１４】ＭｇはＺｎよりも比較的拡散係数が低い
が、本発明の発明者は、上記製造方法のように、Ｂイオ
ンをＭｇイオンと共注入することにより、Ｍｇの表面偏
析を促進させ、基板側の熱拡散を抑制できることを発見
した。特に、Ｍｇイオンと共注入されたホウ素の濃度が
５×１０16／ｃｍ3以上となるようにすることにより、
Ｍｇの表面偏析が助長されることが分かった。
が、本発明の発明者は、上記製造方法のように、Ｂイオ
ンをＭｇイオンと共注入することにより、Ｍｇの表面偏
析を促進させ、基板側の熱拡散を抑制できることを発見
した。特に、Ｍｇイオンと共注入されたホウ素の濃度が
５×１０16／ｃｍ3以上となるようにすることにより、
Ｍｇの表面偏析が助長されることが分かった。
【００１５】Ｍｇと共注入されたホウ素の濃度が１×１
０16／ｃｍ3の場合と５×１０17／ｃｍ3の場合におい
て、基板表面から図った深さとＭｇの原子濃度との関係
を実測した結果を図４に示す。図４によれば、ホウ素濃
度が１×１０16／ｃｍ3の場合には、約０.１μｍの深さ
でＭｇ原子濃度が最大となっているが、共注入するホウ
素の濃度を５×１０17／ｃｍ3にすると、深さの浅い領
域での原子濃度が高くなると共に深い領域での原子濃度
が低くなっており、Ｍｇが表面偏析していることが分か
る。
０16／ｃｍ3の場合と５×１０17／ｃｍ3の場合におい
て、基板表面から図った深さとＭｇの原子濃度との関係
を実測した結果を図４に示す。図４によれば、ホウ素濃
度が１×１０16／ｃｍ3の場合には、約０.１μｍの深さ
でＭｇ原子濃度が最大となっているが、共注入するホウ
素の濃度を５×１０17／ｃｍ3にすると、深さの浅い領
域での原子濃度が高くなると共に深い領域での原子濃度
が低くなっており、Ｍｇが表面偏析していることが分か
る。
【００１６】従って、マスクの開口を通してＭｇイオン
と共に５×１０16／ｃｍ3以上の濃度のＢイオンを共注
入すると、Ｍｇの表面偏析が助長されて熱拡散が抑制さ
れるので、図５に示すように、浅いｐ+型導電層２２
（薄層高濃度ｐ層）が形成され、急峻なｐ+−ｎ接合を
形成することができ、素子特性と信頼性を向上させるこ
とができる。また、Ｍｇの横方向への熱拡散も抑制さ
れ、ｐ+型導電層２２の拡散幅をマスクの開口幅にほぼ
等しくできるので、０.５μｍのゲート長を有する接合
型ＦＥＴ１１を実現できた。
と共に５×１０16／ｃｍ3以上の濃度のＢイオンを共注
入すると、Ｍｇの表面偏析が助長されて熱拡散が抑制さ
れるので、図５に示すように、浅いｐ+型導電層２２
（薄層高濃度ｐ層）が形成され、急峻なｐ+−ｎ接合を
形成することができ、素子特性と信頼性を向上させるこ
とができる。また、Ｍｇの横方向への熱拡散も抑制さ
れ、ｐ+型導電層２２の拡散幅をマスクの開口幅にほぼ
等しくできるので、０.５μｍのゲート長を有する接合
型ＦＥＴ１１を実現できた。
【００１７】図６は従来の接合型ＦＥＴと本発明による
接合型ＦＥＴの特性を比較した図であり、曲線Ａ１は従
来の接合型ＦＥＴのドレイン電流を示し、曲線Ｂ１は本
発明の接合型ＦＥＴのドレイン電流を示し、曲線Ａ２は
従来の接合型ＦＥＴの相互コンダクタンス（ｇm）を示
し、曲線Ｂ２は本発明の接合型ＦＥＴの相互コンダクタ
ンス（ｇm）を示している。
接合型ＦＥＴの特性を比較した図であり、曲線Ａ１は従
来の接合型ＦＥＴのドレイン電流を示し、曲線Ｂ１は本
発明の接合型ＦＥＴのドレイン電流を示し、曲線Ａ２は
従来の接合型ＦＥＴの相互コンダクタンス（ｇm）を示
し、曲線Ｂ２は本発明の接合型ＦＥＴの相互コンダクタ
ンス（ｇm）を示している。
【００１８】従来の接合型ＦＥＴのように、Ｚｎ拡散や
単純なイオン注入法によってｐ+−ｎ接合を形成した場
合には、熱拡散時や活性化熱処理時にｐ型イオンが表面
からＧａＡｓ基板内へ深く拡散するために比較的深い接
合となり、高い相互インダクタンス（高ｇm）を有する
活性層を作製することができなかった。これに対し、本
発明にあっては、Ｍｇ等のｐ型イオンに一定量のＢを共
存させることにより熱処理時の表面偏析で逆に浅い高濃
度ｐ+型導電層を実現でき、良好なステップ型ｐ+−ｎ接
合を有する接合型ＦＥＴを実現できる。この結果、本発
明の接合型ＦＥＴにあっては、図６に示すように、ＦＥ
Ｔにとって重要な高ｇｍを実現でき、特にパワーＦＥＴ
などに有効となる。
単純なイオン注入法によってｐ+−ｎ接合を形成した場
合には、熱拡散時や活性化熱処理時にｐ型イオンが表面
からＧａＡｓ基板内へ深く拡散するために比較的深い接
合となり、高い相互インダクタンス（高ｇm）を有する
活性層を作製することができなかった。これに対し、本
発明にあっては、Ｍｇ等のｐ型イオンに一定量のＢを共
存させることにより熱処理時の表面偏析で逆に浅い高濃
度ｐ+型導電層を実現でき、良好なステップ型ｐ+−ｎ接
合を有する接合型ＦＥＴを実現できる。この結果、本発
明の接合型ＦＥＴにあっては、図６に示すように、ＦＥ
Ｔにとって重要な高ｇｍを実現でき、特にパワーＦＥＴ
などに有効となる。
【００１９】（第２の実施形態）上記第１の実施形態で
は、ＢイオンをＭｇイオンと共注入したが、Ｂイオンは
予めＧａＡｓ基板にドーピングされていてもほぼ同様な
工程によって接合型ＦＥＴにおいて浅い高濃度ｐ+型導
電層２２を実現できる。以下、この場合の製造工程を図
７（ａ）〜（ｄ）により簡単に説明する。
は、ＢイオンをＭｇイオンと共注入したが、Ｂイオンは
予めＧａＡｓ基板にドーピングされていてもほぼ同様な
工程によって接合型ＦＥＴにおいて浅い高濃度ｐ+型導
電層２２を実現できる。以下、この場合の製造工程を図
７（ａ）〜（ｄ）により簡単に説明する。
【００２０】まず、熱拡散またはイオン注入によってＢ
イオンを５×１０16／ｃｍ3以上の濃度でドーピングさ
れたＧａＡｓ基板１２の素子領域表面にＭｇイオンを３
５０ｋｅＶで、４×１０12／ｃｍ2注入してｐ型導電層
１５を形成し、ついで、Ｓｉイオンを１２０ｋｅＶで、
８×１０12／ｃｍ2注入してｐ型導電層１５の上にｎ型
導電層１６を形成する。さらに、ソース電極形成領域及
びドレイン電極形成領域（ｐ型導電層１５及びｎ型導電
層１６の両端部）にＳｉイオンを３５０ｋｅＶ、４×１
０13／ｃｍ2注入し、ｐ型導電層１５及びｎ型導電層１
６の両側にコンタクト層（ｎ+型導電層）１９を形成す
る［図７（ａ）］。
イオンを５×１０16／ｃｍ3以上の濃度でドーピングさ
れたＧａＡｓ基板１２の素子領域表面にＭｇイオンを３
５０ｋｅＶで、４×１０12／ｃｍ2注入してｐ型導電層
１５を形成し、ついで、Ｓｉイオンを１２０ｋｅＶで、
８×１０12／ｃｍ2注入してｐ型導電層１５の上にｎ型
導電層１６を形成する。さらに、ソース電極形成領域及
びドレイン電極形成領域（ｐ型導電層１５及びｎ型導電
層１６の両端部）にＳｉイオンを３５０ｋｅＶ、４×１
０13／ｃｍ2注入し、ｐ型導電層１５及びｎ型導電層１
６の両側にコンタクト層（ｎ+型導電層）１９を形成す
る［図７（ａ）］。
【００２１】ついで、ＧａＡｓ基板１２の表面をホトレ
ジスト膜２０で覆い、ゲート形成領域（ｎ型導電層１６
の中央部）においてホトレジスト膜２０を選択的に開口
し、当該開口２１からｎ型導電層１６内に２０ｋｅＶ、
２×１０13／ｃｍ2のＭｇイオンを注入し、ｐ+型導電層
２２を形成する［図７（ｂ）］。ホトレジスト膜２０を
除去した後、ＳｉＮ膜２５でＧａＡｓ基板１２をキャッ
プし、８５０℃の処理温度で、１５分間、活性化熱処理
を行なう。
ジスト膜２０で覆い、ゲート形成領域（ｎ型導電層１６
の中央部）においてホトレジスト膜２０を選択的に開口
し、当該開口２１からｎ型導電層１６内に２０ｋｅＶ、
２×１０13／ｃｍ2のＭｇイオンを注入し、ｐ+型導電層
２２を形成する［図７（ｂ）］。ホトレジスト膜２０を
除去した後、ＳｉＮ膜２５でＧａＡｓ基板１２をキャッ
プし、８５０℃の処理温度で、１５分間、活性化熱処理
を行なう。
【００２２】つぎに、コンタクト層１９の上にＡｕ-Ｇ
ｅ系の金属を堆積させてソース電極２３及びドレイン電
極２４を形成し［図７（ｃ）］、窒素ガス雰囲気におい
て４４０℃で合金化熱処理を行なってソース電極２３及
びドレイン電極２４をコンタクト層１９にオーミック接
合させる。
ｅ系の金属を堆積させてソース電極２３及びドレイン電
極２４を形成し［図７（ｃ）］、窒素ガス雰囲気におい
て４４０℃で合金化熱処理を行なってソース電極２３及
びドレイン電極２４をコンタクト層１９にオーミック接
合させる。
【００２３】この後、ＧａＡｓ基板１２をＨ3ＰＯ4：Ｈ
2Ｏ2：Ｈ2Ｏ＝１：１：２５０（体積比）の液に約１５
秒間浸漬してｐ+型導電層２２の表面洗浄を行なった
後、ｐ+型導電層２２の上にＰｔ（膜厚２５ｎｍ）／Ｍ
ｏ（膜厚２０ｎｍ）／Ｔｉ（膜厚１００ｎｍ）／Ａｕ
（膜厚３５０ｎｍ）からなる電極金属を堆積させ、ゲー
ト電極２８を形成する［図７（ｄ）］。その後、約３５
０℃で５分間の熱処理を行ない、ゲート電極２８下層の
Ｐｔをほとんど全てｐ+型導電層２２へ拡散させ、ｐ+型
導電層２２とのオーミック性を確保する。最後に、配線
パターン層を形成し、保護膜を成膜して、接合型ＦＥＴ
１１を完成する。
2Ｏ2：Ｈ2Ｏ＝１：１：２５０（体積比）の液に約１５
秒間浸漬してｐ+型導電層２２の表面洗浄を行なった
後、ｐ+型導電層２２の上にＰｔ（膜厚２５ｎｍ）／Ｍ
ｏ（膜厚２０ｎｍ）／Ｔｉ（膜厚１００ｎｍ）／Ａｕ
（膜厚３５０ｎｍ）からなる電極金属を堆積させ、ゲー
ト電極２８を形成する［図７（ｄ）］。その後、約３５
０℃で５分間の熱処理を行ない、ゲート電極２８下層の
Ｐｔをほとんど全てｐ+型導電層２２へ拡散させ、ｐ+型
導電層２２とのオーミック性を確保する。最後に、配線
パターン層を形成し、保護膜を成膜して、接合型ＦＥＴ
１１を完成する。
【図１】従来例におけるｐ+型導電層の形成工程を説明
する図である。
する図である。
【図２】（ａ）〜（ｄ）は本発明の一実施形態による接
合型ＦＥＴの製造工程を説明する図である。
合型ＦＥＴの製造工程を説明する図である。
【図３】（ｅ）〜（ｇ）は同上の続図である。
【図４】ホウ素を共注入されたＭｇの原子濃度と、基板
表面から図った深さとの関係を示す図である。
表面から図った深さとの関係を示す図である。
【図５】Ｂを共注入されたＭｇの拡散幅を示す図であ
る。
る。
【図６】従来の接合型ＦＥＴと本発明による接合型ＦＥ
Ｔの特性を比較した図である。
Ｔの特性を比較した図である。
【図７】（ａ）〜（ｄ）は本発明の別な実施形態による
接合型ＦＥＴの製造工程を説明する図である。
接合型ＦＥＴの製造工程を説明する図である。
１２ 半絶縁性ＧａＡｓ基板 １５ ｐ型導電層 １６ ｎ型導電層 １９ コンタクト層（ｎ+型導電層） ２２ ｐ+型導電層 ２８ ゲート電極
Claims (3)
- 【請求項１】 第１の導電層の内部に第１の導電層と異
なる導電型を有する第２の導電層が形成された接合型の
半導体装置であって、 前記第２の導電層は、第２の導電層にその導電型を付与
するための不純物と共にホウ素を加えられていることを
特徴とする半導体装置。 - 【請求項２】 第１の導電層の内部に第１の導電層と異
なる導電型を有する第２の導電層が形成された接合型の
半導体装置の製造方法であって、 濃度５×１０16cm-3以上のホウ素を含んだ半導体基板に
不純物をドーピングして第１の導電層を形成した後、第
１の導電層の内部に第１の導電層の導電型と異なる導電
型を付与するための不純物をドーピングして第２の導電
層を形成することを特徴とする半導体装置の製造方法。 - 【請求項３】 第１の導電層の内部に第１の導電層と異
なる導電型を有する第２の導電層が形成された接合型の
半導体装置の製造方法であって、 半導体基板に不純物をドーピングして第１の導電層を形
成した後、第１の導電層の内部に第１の導電層の導電型
と異なる導電型を付与するための不純物とホウ素を共注
入して第２の導電層を形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2386198A JPH11214403A (ja) | 1998-01-20 | 1998-01-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2386198A JPH11214403A (ja) | 1998-01-20 | 1998-01-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214403A true JPH11214403A (ja) | 1999-08-06 |
Family
ID=12122232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2386198A Pending JPH11214403A (ja) | 1998-01-20 | 1998-01-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214403A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555488B1 (ko) * | 1999-10-05 | 2006-03-03 | 삼성전자주식회사 | 전자빔을 이용한 모스 트랜지스터의 문턱전압 조절방법 |
-
1998
- 1998-01-20 JP JP2386198A patent/JPH11214403A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555488B1 (ko) * | 1999-10-05 | 2006-03-03 | 삼성전자주식회사 | 전자빔을 이용한 모스 트랜지스터의 문턱전압 조절방법 |
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