JPH0464224A - 半導体装置の製造方法と半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は半導体集積回路装置の接続配線或いは内部配線
の形成に関し、 より微細な空間に十分な厚さの金属配線を形成する処理
法を提供することを目的とし、半導体基板表面に選択的
にＳｉ層を被着形成する工程または半導体基板のＳｉ表
面もしくは半導体基板上に被着形成されたＳｉ層表面を
選択的に露出する工程と、 該半導体基板を電解液中に浸漬し、電界を印加して、該
電解液に接触する該Ｓｉ層を多孔質化する工程と、 該多孔質化されたＳｉ層を、金属のハロゲン化物の蒸気
に接触させ、北学反応を進行させて該Ｓｉ層を該金属層
に置換する工程とを包含することを特徴とする半導体装
置の製造方法として構成する。

〔産業上の利用分野〕

本発明は半導体集積回路装置（以下、ＩＣと略記）に於
ける内部配線の形成に関わり、特に絶縁材料層に穿設さ
れた孔部或いは溝部を金属材料で充填して、接続配線或
いは内部配線を形成する処理法に関わる。

ＩＣの高集積化と素子パターンの微細化に伴って内部配
線パターンも微細化し、内部配線を素子領域に接続する
ためのコンタクトホールや多層配線の眉間接続を行うス
ルーホールの開口面積も極度に小型化されつつある。一
方、眉間絶縁層の厚さはこれに見合う程度には減少して
いないから、これ等の接続孔はアスペクト比の大きいも
のとなる。以下、本明細書ではスルーホールやコンタク
トホールを接続孔と総称する。

接続孔の開口面積が減少しアスペクト比が大になると、
接続孔を経由して配線を確実に接続するには、接続孔を
導電体で充填する工程を別に設けることが必要となる。

即ち、眉間絶縁層に接続孔を開けて該接続孔を導電材料
で充填し、平坦な基板最表面に接続配線上端部が露出し
た形状を実現した後、上層配線を形成するのである。

アスペクト比の大きい接続孔を導電材料で充填するには
、被覆性の良い処理法で導電材料層を被着し、エッチバ
ックによって不要部を除去するか、堆積が特定材料面上
のみに進行する処理法によって接続孔内に選択的に成長
させると言った方法によることになる。

何れの方法に依るにしても、接続孔内に導電材料を堆積
させるには被覆性の良いことが要求されるから、スパッ
タのように被覆性の劣る堆積法を用いることはできず、
減圧ＣＶＤのような方法に依らざるをえない、そのため
、従来のスパッタＡｌのような金属材料を接続孔の充填
に利用することは困難である。

一方、被覆性の良い減圧ＣＶＤのような方法で堆積する
ことが出来るポリＳ１は、不純物ドープ量を最大限に上
げても、抵抗率は金属層みには下がらず、接続抵抗を十
分に低くすることが出来ないという問題がある。

〔従来の技術〕

かかる問題に対処すべく、タングステン（Ｗ）層を選択
的に成長させる処理法が提案され、実用化に向けて様々
な改善がなされている。これは６弗化タングステン（Ｗ
　Ｆ　、）のようなＷのハロゲン化物の蒸気を高温のＳ
ｉ表面に接触させると、次記（１）式に従ってＷＦ６が
還元され、Ｗの析出が起こることを基本とするものであ
る。

ＷＦｂ　＋　３／２Ｓｉ→ Ｗ↓＋３／２ＳｉＦ４↑　　−・−一−−・＋（１）上
記の如＜ＳｉによるＷの還元の形で析出が進行する場合
は、結果的にＳｉがＷに置換えられた形になる。Ｓｔは
多結晶でも単結晶でもよいが、多結晶の方が拡散速度が
大であることがら置換速度は比較的大となる。

また、ＷＦ、は熱分解によってもＷを析出するが、絶縁
物表面より導電体表面の方が析出し易く、処理条件を適
当に設定することによって選択的に成長させることがで
きる。その場合も、最初はＳｉ層上にＷを析出させた上
に堆積を続行させるのが通常である。

更に、Ｗ以外の金属のハロゲン化物を用いても同様の処
理が可能で、モリブデン（ＭＯ）、クロム（Ｃｒ）、チ
タン（Ｔｉ）、タンタル（Ｔａ）、バナジウム（Ｖ）、
ジルコニウム（ＺｒＬアルミニウム（Ａ１）のハロゲン
化物による金属層の堆積が可能である。

［発明が解決しようとする課題］ 成る程度の厚さを持つ眉間絶縁膜に設けられた微小開口
径の接続孔はアスペクト比が大になる。

これにポリＳｉを充填することは、減圧ＣＶＤ堆積とエ
ッチバンクの組み合わせである周知の方法によって可能
であるが、開口径が小であることはＷＦ、４気の供給速
度が小であることを意味し、接続孔内のＳｉを全てＷに
置換しようとすれば、処理時間が長大なものとなる。ま
た、処理時間を短縮するためＷとの置換を部分的に止め
るのでは、接続抵抗を低減するという所期の目的が達成
されないことになる。

本発明の目的はより短時間に３１層をＷ層に置換し得る
処理法を提供することであり、それによって、より集積
度の高いＩＣの形成を可能にすることである。

〔課題を解決するための手段〕

上記目的を達成するため、本発明の半導体装置の製造方
法には、 半導体基板表面に選択的にＳｉ層を被着形成する工程ま
たは半導体基板のＳｉ表面もしくは半導体基板上に被着
形成されたＳｉ層表面を選択的に露出する工程と、 該半導体基板を電解液中に浸漬し、電界を印加して、該
電解液に接触する該Ｓｉ層を多孔質化する工程と、 該多孔質化されたＳｉ層を、金属のハロゲン化物の蒸気
に接触させ、化学反応を進行させて該Ｓｉ層を該金属層
に置換する工程とが包含される。

［作　用］ Ｓｉを電解処理して多孔質化することは従来から知られ
ており、選択酸化を促進する補助手段としての利用など
種々の用途が提案されている。

Ｓｉの多孔質化処理については、例えばＧ、Ｂｏｍｃｈ
ｉｌ、に、ＢａｒＬａ、　Ｊ、ＥＩｅｃｔｒｏｃｈｅｍ
、Ｓｏｃ、　＋　１３０１６１１　（１９８３）或いは
Ｙ、Ｋａｔｏ、Ｔ、Ｉｔｏ、Ａ、ＨｉｒａｋｉＪａｐａ
ｎｅｓｅ　Ｊ、Ａｐｐｌ、Ｐｈｙｓ、、２７．Ｌｉ２Ｏ
２（１９８８）に記されている。

この電解処理の最も基本的なものは、弗酸系の電解液中
でＳｉ基板を正極、これに対向する白金（Ｐｔ）板を負
極として通電し、Ｓｉを溶出させるものであるが、本発
明で利用する電解処理は第３図に示されるように、電解
槽２０を隔壁２４で仕切り、その両側にＰｔｔ極２３を
設け、両ｐｔ電極間に電圧を印加する方式で行われる。

隔壁２４の中央部には窓が開けられており、この窓を塞
ぐように５１基板２２が貼付される。Ｓｉ基板表面側の
電解液２１は５０％希弗酸に緩衝剤としてアルコールを
加えたものが通常用いられ、背面側の電解液２１’は希
硫酸或いは硫酸カリ溶液のような電解質）８液である。

このような構成の電解処理装置に図示の如く電圧を印加
すると、イオン電流が流れ、Ｓｉ基板からＳｉが溶出す
る。この処理によって生ずる腐食孔は微小口径で基板内
部に向かって垂直に延びる形状を主とするものであり、
基板面に垂直な方向の原子や分子の移動速度を大幅に高
速化する。

このように多孔質化したものを対象としてＷ置換処理を
施すと、ＷＦ６１気の供給速度や反応生成物であるＳｉ
Ｆ４の排出速度が大となるため、ＳｉとＷＦ、の反応が
速やかに進行し、接続孔内の全てのＳｉが比較的短時間
の内にＷに置き換えられる。このように隔壁を設けて電
解処理を行うのは、Ｎａ’イオンがＳｉ基板に取り込ま
れるのを避けるためである。

（実施例） 第４図は本発明を実施する際に使用する電解処理装置を
示す図である。第３図の原理的構成を具体化したもので
、隔壁２４には図示されない窓が開けられており、Ｓｉ
基板の背面は第２の電解液に接触している。基板表面側
の第１の電解液は５０％希弗酸にアルコールを加えたも
のである。

ここでは電流密度は数ｍＡ〜数十ｍＡ／ｃｍ２で処理さ
れるが、この電解処理は公知技術に属するものであって
、処理条件は適宜選択して実施すればよい。

第１図は本発明の第１の実施例の工程を示す断面模式図
であり、以下該図面を参照しながら、本実施例を説明す
る。本実施例はＳｉ基板に形成された素子領域にコンタ
クト配線を形成する場合である。

同図（ａ）はＳｉ基板１０の表面をＳ　ｉ　Ｏ２暎１２
で被覆し、コンタクトが形成される素子領域１１の部分
に接続孔１３を開けた後、孔内にバリヤ膜としてＴｉＮ
膜１４がＣＶＤ法で橢着形成された状態を示している。

このバリヤ膜は該図に示されるように全面に被着し、不
要部を除去してもよく、形成時の処理条件を調整するこ
とによって接続孔内のＳｉ表面だけに選択的に堆積させ
てもよい。また、この皮膜は後の電解処理で素子領域を
多孔質化しないために設けられるものであるから下層配
線上に層間接続部を形成する場合には不要である。

ＴｉＮ膜の被着形成は、４塩化チタン （Ｔ　ｉ　Ｃｌ　４）　１０ｃｍ’／ｗｉｎとアンモニ
ア（ＮＨい１００ｃｍ３／ｍｉｎにＨ２１００ｃｍ３／
ｍｉｎを混合した原料ガスを、５５０〜６５０°Ｃに加
熱した基板表面に０．１　Ｔｏｒｒ程度の圧力で供給し
て行われる。また、バリヤ膜としてはこの他に、Ｃｒ、
Ｔｉ、Ｗ、Ｃｏ、Ｍｏ、Ｔａのソリサイドを用いてもよ
く、十分な膜厚が得られれば、スバンクで形成してもよ
い。

これにＣＶＤ法でポリＳｉ層を全面に堆積し、エッチバ
ックを施して第１図（ｂ）に示すように、接続孔をポリ
５ｉ１５で充填する。ＣＶＤによるポリＳｉの堆積も公
知の方法によれば良いが、モノシラン（ＳｉＨ４）、ジ
シラン（ＳｉｚＨ−）、トリシラン（ＳｉｚＨａ）、ハ
ロゲン化シラン（例えば５ｉＨＦ３１）などを原料とし
、６００〜９００’Ｃ程度に加熱した基板に接触させて
Ｓｉを熱分解させる方法が一般的である。この方法によ
れば、基板温度を低く設定することでアモルファスＳｉ
を堆積することが可能であり、本発明を実施する場合、
ここで形成するポリＳｉはアモルファスＳ１であっても
よい。更に、このポリＳｉ或いはアモルファスＳ１には
Ｂ、Ｈ，やＰＨ３を用いて不純物をドープし、低抵抗と
しておくことが望ましい。

基板全面に金属膜１６を被着する。この金属膜は例えば
Ｗ膜で、後続工程で基板が浸漬される電解液が弗酸系の
ものであるため、５ｉＯｚが溶解しないよう、これをマ
スクするものである。接続孔のポリＳｉに合わせてＷ膜
に窓を開け、ポリＳｉ表面を露出させる。その際、窓の
開口面積をや一小とし、５ｉＯｚ層が確実にマスクされ
るようにする。

Ｗ膜がポリＳｉに接続していれば、続く電解処理に於い
て基板内に形成されたｐ−ｎ接合に影響されることなく
多孔質化が進行する効果もある。ここでのＷ膜の被着形
成もＷＦ、からのＷの析出を利用するものであるが、熱
分解によってＷが堆積し皮膜が形成される。バリヤ膜１
４によるＳ　ｉ　Ｏｚの被覆が十分であれば、このＷ膜
で被覆する工程は省略してもよい。

以上の処理を終えた３１基板を、第４図の電解処理装置
によって電解処理を施し、接続孔内のポ’Ｊ　Ｓ　ｉを
多孔質化する。この状態が第１図（Ｃ）に示されており
、１５°が多孔質化されたＳｉである。

この後、基板表面を被覆したＷ膜をエツチング除去する
。

次いで基板を５００’Ｃに加熱してＷＦ、蒸気を５０ｃ
ｍ’／ｌｌ１ｎの速度で基板表面に供給する。圧力は１
〜７６０Ｔｏｒｒ程度であり、ここでは５０Ｔｏｒｒと
する。

この処理で前記（１）式の反応が進行し、接続孔内のポ
リＳｉがＷに置換されるが、ポリＳｉは多孔質化されて
いるので、Ｗとの１換は速やかに行われ、アスペクト比
が大きいポリＳｉのＷ化も比較的短時間で完了する。第
１図（ｄ）に示されるように、ポＵ　Ｓ　ｉと置換され
たＷ１７が形成される。

この実施例ではＳｉをＷに置換する処理が行われたが、
既に述べたようにＭＯｌＣｒ、Ｔｉ、Ｔａ、Ｖ、Ｚｒ、
Ｃｕ、、Ａ１等の金属でＳｉを置換することも可能であ
る。Ｍｏの場合はＭｏＦｂ、Ｔｉの場合はＴｉＣｊ！、
のようなハロゲン化物が用いられる。

以上の説明は本発明を接続孔の充填に利用する場合につ
いて行ったものであるが、高密度に集積化されたＩＣで
は内部配線の層数を上げるため、各層の配線を形成する
度に表面を平坦化することが要求されており、本発明を
この種の平坦化配線層の形成に利用することもできる。

次に、本発明によって配線パターンをｗ！！、縁石に埋
め込んで形成する実施例について説明する。

第２図（ａ）〜（ｄ）は本発明の第２の実施例の工程を
示す模式図である。以下、該図面が参照される。

同図（ａｌの如く、Ｓｉｇ板１０上にＳｉＯ□の層間絶
縁膜１２を設け、配線パターンに相当する溝１８を形成
する。ここで形成される内部配線が最下層の配線であれ
ば、眉間絶縁１１１２の下は素子が形成された基板であ
り、多層配線の上層配線を形成する場合であれば層間絶
縁層２２の下には下層配線が埋め込まれた絶縁材料層が
存在することになる。

溝１８をエンチングによって形成する場合、下層が被開
孔材と同材料であると、下層までエンチングしてしまう
おそれがあるので、該図には示されていないが、間に異
種材料のストッパ層を設けて過剰にエツチングが進まな
いようにするのが良い。

次いで、全面に金属バリヤ１１１１４を被着し、ポリＳ
ｉＦ！１５を堆積形成する。このバリヤ膜は例えばＷ膜
であり、ＷＦ、を用いる減圧ＣＶＤ法により被着形成さ
れる。ポリＳｉの堆積は第１の実施例と同じく減圧ＣＶ
Ｄ法によって行い、表面の凹凸が不明確になる程度に過
剰に堆積する。この状況が同図（ｂ）に示されている。

更に、ＲＩＢのような異方性のエツチングを施して溝内
のみにポリＳｉを残す。Ｗｌ！がは＼全面に残った状態
で第１の実施例と同様に多孔質化処理を施す。処理装置
も第４図のものと同じである。

この状況が同図ＦＣ）に示されており、同図の１５゛が
多孔質化されたポリＳ１である。ここでも、ポリＳ１は
アモルファスＳｉであっても良い。

以上の処理を終えたのち表面のＷ膜を除去し、基板を高
温に保持しながら表面にＷＦ、蒸気を供給すると、多孔
質化されたポリＳｉはＷに置換され、第２図（ｄ）の如
く、Ｓｉ○２１ｉに埋め込まれたＷ配線１７が形成され
る。Ｗ　Ｆ　ｂによるＳｉのＷ化の処理条件は第１の実
施例と同しである。

〔発明の効果］ 上記第１および第２の実施例共にポリＳｉを多孔質化し
た後、Ｗに変換する処理が行われている。

第３図は堆積したまま（ａｓ　ｇｒｏｉｅｎ）のポリＳ
ｉと、多孔質化したポリＳｉを同一条件で処理した時の
、経過時間に対するＷ化層の厚さの変化を示すものであ
る。図に明らかな通り、多孔質化によってＷ置換速度は
２．５倍以上に速やかとなるだけでなく、多孔質化しな
い場合にはＷに置換される膜厚が飽和し、ポリＳｉ層の
厚さが１０Ｏｒ＋ａ＋を越える場合には、その全てをＷ
に１換することが困難となるのに対し、本発明の如く多
孔質化したＳｉでは飽和することなく多孔質化が進行す
ることが示されている。

このように、本発明ではＷ比処理が、高速に且つ深い層
まで進行するので、開口径が小でアスペクト比が大であ
る接続孔に於いても、孔内のポリＳｉを完全に且つ高速
にＷと置換することが出来る。

第２の実施例として説明した配線パターンの形成によれ
ば、Ｃｕの内部配線を形成することもできる。Ｃｕは他
の金属材料に比べて皮膜形成かや＼困難であり、適当な
選択エンチング法が知られていないため、配線パターン
の形成も困難である。

本発明の方法によればＣｕ皮膜の選択エツチングは不要
であるから、Ｃｕの内部配線を容易に形成することがで
きる。

【図面の簡単な説明】

第１図は第１の実施例の工程を示す断面模式図、第２図
は第２の実施例の工程を示す模式図、第３図は基本的な
多孔質化処理装置を示す模式図、 第４図は本発明で使用する多孔質化処理装置を示す図、 第５図は本発明と従来技術の処理速度を示す図であって
、 図に於いて １０はＳｉ基板、 １１は素子領域、 １２は層間絶縁膜、 １３は接続孔、 １４はバリヤ膜、 １５はポリＳｉ、 １５′は多孔質化Ｓｉ、 １６は金属膜、 １７はＷ、 １８は溝、 ２０は電解槽、 ２１は電解液、 ２２はＳｉ基板、 ２３はＰｔ電極、 ２４は隔壁 である。 １５　ポリＳ １５ポリＳｉ ７Ｗ 第 １の実施例の工程を示す断面模式図 第１図 ７Ｗ 第２の実施例の工程を示す模式図 第２図 ２１電解液ｔＨＦすＲＯＩＩ＋ ２１°電解液（弱電解質） 基本的な多孔質化処理装置を示す模式間第 図 本発明で使用する多孔質化処理装置を示す図第 図 処 理 時 間（ｓｅｃ） 本発明と従来技術の処理速度を示す図 第 図

Claims (7)

【特許請求の範囲】
1. （１）半導体基板表面に選択的にシリコン（Ｓｉ）層を
   被着形成する工程または半導体基板のＳｉ表面もしくは
   半導体基板上に被着形成されたＳｉ層表面を選択的に露
   出する工程と、 　該半導体基板を電解液中に浸漬し、電界を印加して、
   該電解液に接触する該Ｓｉ層を多孔質化する工程と、 　該多孔質化されたＳｉ層を、金属のハロゲン化物の蒸
   気に接触させ、化学反応を進行させて該Ｓｉ層を該金属
   層に置換する工程とを包含することを特徴とする半導体
   装置の製造方法。
2. （２）請求項１の半導体装置の製造方法に於いて、該Ｓ
   ｉは多結晶、アモルファスまたは単結晶の何れかである
   ことを特徴とする半導体装置の製造方法。
3. （３）請求項１〜請求項２の半導体装置の製造方法に於
   いて、該Ｓｉは導電型がｐ型またはｎ型であることを特
   徴とする半導体装置の製造方法。
4. （４）請求項１〜請求項２の半導体装置の製造方法に於
   いて、Ｓｉと置換される金属は、タングステン（Ｗ）、
   モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）
   、タンタル（Ｔａ）、バナジウム（Ｖ）、ジルコニウム
   （Ｚｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）の何れか
   であることを特徴とする半導体装置の製造方法。
5. （５）請求項１〜請求項４の半導体装置の製造方法を特
   徴付ける工程によって形成された前記金属層が、前記半
   導体基板の素子領域に対しコンタクト電極を形成するた
   めのコンタクトホールを充填するものであることを特徴
   とする半導体装置。
6. （６）請求項１〜請求項４の半導体装置の製造方法を特
   徴付ける工程によって形成された前記金属層が、前記半
   導体基板上の内部配線に対し接続配線を形成するための
   スルーホールを充填するものであることを特徴とする半
   導体装置。
7. （７）請求項１〜請求項４の半導体装置の製造方法を特
   徴付ける工程によって形成された前記金属層が、前記半
   導体基板上の内部配線であることを特徴とする半導体装
   置。