JPH0465417B2 - - Google Patents
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- JPH0465417B2 JPH0465417B2 JP58088157A JP8815783A JPH0465417B2 JP H0465417 B2 JPH0465417 B2 JP H0465417B2 JP 58088157 A JP58088157 A JP 58088157A JP 8815783 A JP8815783 A JP 8815783A JP H0465417 B2 JPH0465417 B2 JP H0465417B2
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、記憶装置とその記憶装置をアクセス
する複数のアクセス装置からなる情報処理装置に
おいて、記憶装置から読み出されたデータの誤り
を訂正する誤り訂正回路をアクセス装置毎に設け
るようにした情報処理装置に関するものである。
する複数のアクセス装置からなる情報処理装置に
おいて、記憶装置から読み出されたデータの誤り
を訂正する誤り訂正回路をアクセス装置毎に設け
るようにした情報処理装置に関するものである。
第１図は誤り訂正回路を具備する情報処理装置
の従来例を示す図、第２図は第１図に示す情報処
理装置のデータ・パスを示す図、第３図は従来の
アクセス・タイムを説明する図である。図におい
て、１−０と１−１はメモリ・カード、２はメモ
リ・コントローラ（MC；Memory Controller）、
３は誤り訂正回路（ECC；Error Correcting
Circuit）、４−０，４−１と４−２はメモリ・ア
クセス装置、５−１と５−２は入出力装置、６−
０はアドレス・レジスタ、７−０はリード・デー
タ・レジスタ、８−０はメモリ素子、DV０ない
しDV３はドライバ、RV０ないしRV３はレシー
バを示す。
の従来例を示す図、第２図は第１図に示す情報処
理装置のデータ・パスを示す図、第３図は従来の
アクセス・タイムを説明する図である。図におい
て、１−０と１−１はメモリ・カード、２はメモ
リ・コントローラ（MC；Memory Controller）、
３は誤り訂正回路（ECC；Error Correcting
Circuit）、４−０，４−１と４−２はメモリ・ア
クセス装置、５−１と５−２は入出力装置、６−
０はアドレス・レジスタ、７−０はリード・デー
タ・レジスタ、８−０はメモリ素子、DV０ない
しDV３はドライバ、RV０ないしRV３はレシー
バを示す。
第１図において、メモリ・アクセス装置４−
０，４−１と４−２は、プロセサや、IOコント
ローラなどであり、メモリ・コントローラ２を通
して任意のメモリ・カード１−０，１−１をアク
セスすることができるものである。メモリ・コン
トローラ２は、誤り訂正回路３を具備し、メモ
リ・カード１−０，１−１からデータを読み出し
た時、そのデータに誤りがある場合には、誤り訂
正回路３によつて誤りを訂正する。メモリ・アク
セス装置４−０がメモリ・カード１−０からデー
タを読み出す場合のデータ・パスを示したのが第
２図であり、そのメモリ・アクセス時間を示した
のが第３図である。メモリ・アクセス装置４−０
がメモリ・カード１−０からデータを読み出す場
合において、アドレス・レジスタ６−０から出力
されたアドレス情報は、インタフエースＢを通つ
てメモリ・コントローラ２へ送られ、メモリ・コ
ントローラ２内のレシーバRV１、ドライバDV
２を経てメモリ・カード１−０へ送られる。メモ
リ・カード１−０では、そのアドレス情報によつ
てメモリ素子８−０をアクセスし、メモリ・コン
トローラ２へリード・データを送出する。メモ
リ・コントローラ２へ送られてきたリード・デー
タは、誤り訂正回路３によつて誤りが存在するか
否かが調べられ、誤りがある場合にはこれを訂正
してアクセス元のメモリ・アクセス装置４−０へ
送られる。メモリ・アクセス装置４−０は、メモ
リ・コントローラ２から送られてきたリード・デ
ータをリード・データ・レジスタ７−０に格納
し、メモリ・サイクルを終了する。一般にメモ
リ・アクセス時間、すなわち、アドレス・レジス
タ６−０からアドレス情報が送出され、リード・
データ・レジスタ７−０にデータを受け取るまで
の時間は一定値に定められている。その時間を定
めるのがクロツク・インターバルである。第３図
において、TAがクロツク・インターバル、ａが
アドレス・レジスタ６−０のデイレイとドライバ
DV０，DV２のデイレイとレシーバRV１，RV
３のデイレイとの合計時間、ｂがメモリ素子８−
０のアクセス・タイム、ｃがドライバDV３とレ
シーバRV２のデイレイ時間、ｄが誤り訂正回路
の誤り訂正時間、ｅがドライバDV１のデイレイ
とレシーバRV０のデイレイとリード・データ・
レジスタ７−０のセツト・アツプとの合計時間で
ある。以上述べた従来例には、次のような幾つか
の問題がある。
０，４−１と４−２は、プロセサや、IOコント
ローラなどであり、メモリ・コントローラ２を通
して任意のメモリ・カード１−０，１−１をアク
セスすることができるものである。メモリ・コン
トローラ２は、誤り訂正回路３を具備し、メモ
リ・カード１−０，１−１からデータを読み出し
た時、そのデータに誤りがある場合には、誤り訂
正回路３によつて誤りを訂正する。メモリ・アク
セス装置４−０がメモリ・カード１−０からデー
タを読み出す場合のデータ・パスを示したのが第
２図であり、そのメモリ・アクセス時間を示した
のが第３図である。メモリ・アクセス装置４−０
がメモリ・カード１−０からデータを読み出す場
合において、アドレス・レジスタ６−０から出力
されたアドレス情報は、インタフエースＢを通つ
てメモリ・コントローラ２へ送られ、メモリ・コ
ントローラ２内のレシーバRV１、ドライバDV
２を経てメモリ・カード１−０へ送られる。メモ
リ・カード１−０では、そのアドレス情報によつ
てメモリ素子８−０をアクセスし、メモリ・コン
トローラ２へリード・データを送出する。メモ
リ・コントローラ２へ送られてきたリード・デー
タは、誤り訂正回路３によつて誤りが存在するか
否かが調べられ、誤りがある場合にはこれを訂正
してアクセス元のメモリ・アクセス装置４−０へ
送られる。メモリ・アクセス装置４−０は、メモ
リ・コントローラ２から送られてきたリード・デ
ータをリード・データ・レジスタ７−０に格納
し、メモリ・サイクルを終了する。一般にメモ
リ・アクセス時間、すなわち、アドレス・レジス
タ６−０からアドレス情報が送出され、リード・
データ・レジスタ７−０にデータを受け取るまで
の時間は一定値に定められている。その時間を定
めるのがクロツク・インターバルである。第３図
において、TAがクロツク・インターバル、ａが
アドレス・レジスタ６−０のデイレイとドライバ
DV０，DV２のデイレイとレシーバRV１，RV
３のデイレイとの合計時間、ｂがメモリ素子８−
０のアクセス・タイム、ｃがドライバDV３とレ
シーバRV２のデイレイ時間、ｄが誤り訂正回路
の誤り訂正時間、ｅがドライバDV１のデイレイ
とレシーバRV０のデイレイとリード・データ・
レジスタ７−０のセツト・アツプとの合計時間で
ある。以上述べた従来例には、次のような幾つか
の問題がある。
メモリ・サイクル（期間TA）は、誤り訂正
回路３による訂正時間ｄを含むため長くなり、
全てのメモリ・アクセス装置４−０，４−１と
４−２がメモリ・カード１−０と１−１を使用
する回数（メモリのスループツト）が制限され
る。メモリのスループツト＝１／TA回となる。
回路３による訂正時間ｄを含むため長くなり、
全てのメモリ・アクセス装置４−０，４−１と
４−２がメモリ・カード１−０と１−１を使用
する回数（メモリのスループツト）が制限され
る。メモリのスループツト＝１／TA回となる。
２系統のインタフエースＡとＢを通るためア
クセス・タイムが長くなる。
クセス・タイムが長くなる。
インタフエースＢのドライバDV１とレシー
バRV０の単一故障によつてデータ誤りを引き
起す。
バRV０の単一故障によつてデータ誤りを引き
起す。
メモリ・アクセスは必ず誤り訂正回路３を経
るため、アクセス・タイムが長くなる。
るため、アクセス・タイムが長くなる。
本発明は、上記の考察に基づくものであつて、
複数のメモリ・アクセス装置から記憶装置をアク
セスするようになつた情報処理装置において、メ
モリ・システムの使用効率アツプ、インタフエー
ス信号線やドライバ／レシーバの故障救済、イン
タフエース・デイレイの減少、誤り訂正時間を等
価的に短かくすることによるアクセス・タイムの
減少を計り、効率よく記憶装置の誤りを訂正する
ことができる情報処理装置を提供することを目的
とするものである。
複数のメモリ・アクセス装置から記憶装置をアク
セスするようになつた情報処理装置において、メ
モリ・システムの使用効率アツプ、インタフエー
ス信号線やドライバ／レシーバの故障救済、イン
タフエース・デイレイの減少、誤り訂正時間を等
価的に短かくすることによるアクセス・タイムの
減少を計り、効率よく記憶装置の誤りを訂正する
ことができる情報処理装置を提供することを目的
とするものである。
そしてそのため本発明の情報処理装置は、
複数のメモリ・カードと、複数のメモリ・アク
セス装置と、複数のメモリ・カードと複数のメモ
リ・アクセス装置とを接続する１個のインタフエ
ースとを具備する情報処理装置であつて、 複数のメモリ・アクセス装置は、連続したデー
タを配下の入出力装置に送るメモリ・アクセス装
置と、１データ単位でのアクセスを行うメモリ・
アクセス装置とから成り、 連続したデータを配下の入出力装置に送るメモ
リ・アクセス装置は、ドライバを介してインタフ
エースに接続されたアドレス・レジスタと、レシ
ーバを介してインタフエースに接続されたメモ
リ・データ・レジスタと、メモリ・データ・レジ
スタのデータについて誤り検出および訂正を行う
誤り訂正回路と、誤り訂正回路の出力するデータ
がセツトされるリード・データ・レジスタとを少
なくとも有し、メモリ・カードからのリード・デ
ータをメモリ・データ・レジスタ、誤り訂正回路
およびリード・データ・レジスタを経由して入出
力装置に送ると共に、メモリ・カードからのリー
ド・データがメモリ・データ・レジスタにセツト
された時、メモリ・カードに対する次のアクセス
要求を送出するように構成され、 １データ単位でのアクセスを行うメモリ・アク
セス装置は、ドライバを介してインタフエースに
接続されたアドレス・レジスタと、レシーバを介
してインタフエースに接続されたメモリ・デー
タ・レジスタと、メモリ・データ・レジスタのデ
ータについて誤り検出および訂正を行う誤り訂正
回路と、誤り訂正回路の出力するデータがセツト
されるリード・データ・レジスタと、メモリ・デ
ータ・レジスタの出力およびリード・データ・レ
ジスタの出力が入力されるセレクタを有し、メモ
リ・カードからのリード・データがメモリ・デー
タ・レジスタにセツトされると、直ちにメモリ・
データ・レジスタのデータをセレクタから出力さ
せると共に誤り訂正回路に送り、誤り訂正回路に
よつて誤りが検出された時にはリード・データ・
レジスタのデータをセレクタから出力させるよう
に構成されている ことを特徴とするものである。
セス装置と、複数のメモリ・カードと複数のメモ
リ・アクセス装置とを接続する１個のインタフエ
ースとを具備する情報処理装置であつて、 複数のメモリ・アクセス装置は、連続したデー
タを配下の入出力装置に送るメモリ・アクセス装
置と、１データ単位でのアクセスを行うメモリ・
アクセス装置とから成り、 連続したデータを配下の入出力装置に送るメモ
リ・アクセス装置は、ドライバを介してインタフ
エースに接続されたアドレス・レジスタと、レシ
ーバを介してインタフエースに接続されたメモ
リ・データ・レジスタと、メモリ・データ・レジ
スタのデータについて誤り検出および訂正を行う
誤り訂正回路と、誤り訂正回路の出力するデータ
がセツトされるリード・データ・レジスタとを少
なくとも有し、メモリ・カードからのリード・デ
ータをメモリ・データ・レジスタ、誤り訂正回路
およびリード・データ・レジスタを経由して入出
力装置に送ると共に、メモリ・カードからのリー
ド・データがメモリ・データ・レジスタにセツト
された時、メモリ・カードに対する次のアクセス
要求を送出するように構成され、 １データ単位でのアクセスを行うメモリ・アク
セス装置は、ドライバを介してインタフエースに
接続されたアドレス・レジスタと、レシーバを介
してインタフエースに接続されたメモリ・デー
タ・レジスタと、メモリ・データ・レジスタのデ
ータについて誤り検出および訂正を行う誤り訂正
回路と、誤り訂正回路の出力するデータがセツト
されるリード・データ・レジスタと、メモリ・デ
ータ・レジスタの出力およびリード・データ・レ
ジスタの出力が入力されるセレクタを有し、メモ
リ・カードからのリード・データがメモリ・デー
タ・レジスタにセツトされると、直ちにメモリ・
データ・レジスタのデータをセレクタから出力さ
せると共に誤り訂正回路に送り、誤り訂正回路に
よつて誤りが検出された時にはリード・データ・
レジスタのデータをセレクタから出力させるよう
に構成されている ことを特徴とするものである。
以下、本発明の実施例を図面を参照しつつ説明
する。
する。
第４図は本発明の１実施例構成を示す図、第５
図はメモリ・アクセス装置の詳細な１実施例を示
す図、第６図はアクセス・タイムを説明する図、
第７図は複数ワード連続してアクセスする例を説
明する図、第８図は誤りがある場合とない場合の
処理の様子を説明する図である。第４図及び第５
図において、１−０，１−１，４−０ないし４−
２，５−１，５−２，６−０，７−０，８−０，
DV０，DV１，RV０とRV１は第１図及び第２
図に対応するものを示し、９−０ないし９−２は
誤り訂正回路、１０−０はメモリ・データ・レジ
スタ、１１−０はセレクタを示す。
図はメモリ・アクセス装置の詳細な１実施例を示
す図、第６図はアクセス・タイムを説明する図、
第７図は複数ワード連続してアクセスする例を説
明する図、第８図は誤りがある場合とない場合の
処理の様子を説明する図である。第４図及び第５
図において、１−０，１−１，４−０ないし４−
２，５−１，５−２，６−０，７−０，８−０，
DV０，DV１，RV０とRV１は第１図及び第２
図に対応するものを示し、９−０ないし９−２は
誤り訂正回路、１０−０はメモリ・データ・レジ
スタ、１１−０はセレクタを示す。
第４図において、メモリ・アクセス装置４−０
ないし４−２は、誤り訂正回路９−０ないし９−
２を具備し、インタフエースＣを通してメモリ・
カード１−０と１−１をアクセスする。従つて、
メモリ・アクセス装置４−０がメモリ・カード１
−０からデータを読み出す場合、第５図に示すよ
うに、アドレス・レジスタ６−０からアドレス情
報が送出され、メモリ素子８−０をアクセスする
までは第２図に示す従来のものと比べてインタフ
エースの数が減つたこと以外に差異がないが、メ
モリ素子８−０から読み出されたリード・データ
は、ドライバDV１とレシーバRV０を経てアク
セス元のメモリ・アクセス装置４−０のメモリ・
データ・レジスタ１０−０にセツトされ、この時
点でメモリ・サイクルが完了する。すなわち、メ
モリ・アクセス装置４−０を含め、他のメモリ・
アクセス装置４−１，４−２もこの時点以降メモ
リ・カード１−０と１−１をアクセスすることが
可能になる。このアクセス・タイムを示したのが
第６図である。第６図において、TBがクロツ
ク・インターバル、αがアドレス・レジスタ６−
０のデイレイとドライバDV０のデイレイとレシ
ーバRV１のデイレイとの合計時間、βがメモリ
素子８−０のデイレイ時間、γがドライバDV１
のデイレイとレシーバRV０のデイレイとメモ
リ・データ・レジスタ１０−０のセツトアツプと
の合計時間、δがメモリ・データ・レジスタ１０
−０のデイレイと誤り訂正回路９−０の誤り訂正
時間とリード・データ・レジスタ７−０のセツ
ト・アツプとの合計時間である。
ないし４−２は、誤り訂正回路９−０ないし９−
２を具備し、インタフエースＣを通してメモリ・
カード１−０と１−１をアクセスする。従つて、
メモリ・アクセス装置４−０がメモリ・カード１
−０からデータを読み出す場合、第５図に示すよ
うに、アドレス・レジスタ６−０からアドレス情
報が送出され、メモリ素子８−０をアクセスする
までは第２図に示す従来のものと比べてインタフ
エースの数が減つたこと以外に差異がないが、メ
モリ素子８−０から読み出されたリード・データ
は、ドライバDV１とレシーバRV０を経てアク
セス元のメモリ・アクセス装置４−０のメモリ・
データ・レジスタ１０−０にセツトされ、この時
点でメモリ・サイクルが完了する。すなわち、メ
モリ・アクセス装置４−０を含め、他のメモリ・
アクセス装置４−１，４−２もこの時点以降メモ
リ・カード１−０と１−１をアクセスすることが
可能になる。このアクセス・タイムを示したのが
第６図である。第６図において、TBがクロツ
ク・インターバル、αがアドレス・レジスタ６−
０のデイレイとドライバDV０のデイレイとレシ
ーバRV１のデイレイとの合計時間、βがメモリ
素子８−０のデイレイ時間、γがドライバDV１
のデイレイとレシーバRV０のデイレイとメモ
リ・データ・レジスタ１０−０のセツトアツプと
の合計時間、δがメモリ・データ・レジスタ１０
−０のデイレイと誤り訂正回路９−０の誤り訂正
時間とリード・データ・レジスタ７−０のセツ
ト・アツプとの合計時間である。
本発明は、第６図に示すアクセス・タイムと第
３図に示すアクセス・タイムとを比較して明らか
なように、TA−TBだけメモリ・サイクルが短か
くなり、メモリのスループツトは（１／Ｂ−１／
Ａ）向上する。また、各メモリ・アクセス装置４
−０ないし４−２毎に誤り訂正回路９−０ないし
９−２を設けるので、各メモリ・アクセス装置４
−０ないし４−２は、その性格毎に誤り訂正方式
を選択することができる。
３図に示すアクセス・タイムとを比較して明らか
なように、TA−TBだけメモリ・サイクルが短か
くなり、メモリのスループツトは（１／Ｂ−１／
Ａ）向上する。また、各メモリ・アクセス装置４
−０ないし４−２毎に誤り訂正回路９−０ないし
９−２を設けるので、各メモリ・アクセス装置４
−０ないし４−２は、その性格毎に誤り訂正方式
を選択することができる。
例えば、主にIOのコントローラのようなシー
ケンシヤル・アクセス装置は、メモリ・アクセス
の時間制限があり、時間制限が守られないと、オ
ーバランを引き起こしたりするが、アクセス頻度
は中又は小程度である。このようなアクセス装置
は、第７図に示すように、複数ワードのデータを
まとめてアクセスし、メモリ・サイクルと誤り訂
正時間をパイプライン化することにより、相対的
に誤り訂正時間を短かくすることができる。第７
図に示す５ワードのアクセス・タイムTDは、5TB
＋TCとなり、１ワード当りの誤り訂正時間は
TC／５になる。
ケンシヤル・アクセス装置は、メモリ・アクセス
の時間制限があり、時間制限が守られないと、オ
ーバランを引き起こしたりするが、アクセス頻度
は中又は小程度である。このようなアクセス装置
は、第７図に示すように、複数ワードのデータを
まとめてアクセスし、メモリ・サイクルと誤り訂
正時間をパイプライン化することにより、相対的
に誤り訂正時間を短かくすることができる。第７
図に示す５ワードのアクセス・タイムTDは、5TB
＋TCとなり、１ワード当りの誤り訂正時間は
TC／５になる。
また、主にプロセサのようなランダム・アクセ
ス装置は、メモリ・アクセスの制限時間が長く、
アクセス頻度が高い。このようなアクセス装置
は、パイプライン化してもあまりメリツトがな
く、性能をあげるための主要因は、１ワード毎の
アクセス・タイムの短縮である。従つて本発明を
適用する場合には、通常は誤り訂正回路を通さな
いデータ、すなわち、第５図に示すメモリ・デー
タ・レジスタ１０−０に格納されたデータをリー
ド・データとして使用し（第８図に示すと）、
それに平行してエラー・チエツクを行う。そし
て、エラーが検出（発生確率はかなり少ないが）
された場合には、プロセサの例外処理やクロツク
引き延ばし制御などにより、通常よりも余分に時
間をかけ、訂正されたデータを受け取る（第８図
に示す′）ことができる。すなわち、第８図に
示すとでは、第５図に示すメモリ・データ・
レジスタ１０−０の内容がセレクタ１１−０から
リード・データRDとして出力されるが、第８図
に示す′では、第５図に示すリード・データ・
レジスタ７−０の内容がセレクタ１１−０からリ
ード・データRDとして出力される。例えば誤り
訂正回路９−０によつて、エラーが検出された場
合にはプロセサ処理の中断、誤り訂正後のリー
ド・データRDを出力するためのセレクタ１１−
０の制御を行うようにすればよい。
ス装置は、メモリ・アクセスの制限時間が長く、
アクセス頻度が高い。このようなアクセス装置
は、パイプライン化してもあまりメリツトがな
く、性能をあげるための主要因は、１ワード毎の
アクセス・タイムの短縮である。従つて本発明を
適用する場合には、通常は誤り訂正回路を通さな
いデータ、すなわち、第５図に示すメモリ・デー
タ・レジスタ１０−０に格納されたデータをリー
ド・データとして使用し（第８図に示すと）、
それに平行してエラー・チエツクを行う。そし
て、エラーが検出（発生確率はかなり少ないが）
された場合には、プロセサの例外処理やクロツク
引き延ばし制御などにより、通常よりも余分に時
間をかけ、訂正されたデータを受け取る（第８図
に示す′）ことができる。すなわち、第８図に
示すとでは、第５図に示すメモリ・データ・
レジスタ１０−０の内容がセレクタ１１−０から
リード・データRDとして出力されるが、第８図
に示す′では、第５図に示すリード・データ・
レジスタ７−０の内容がセレクタ１１−０からリ
ード・データRDとして出力される。例えば誤り
訂正回路９−０によつて、エラーが検出された場
合にはプロセサ処理の中断、誤り訂正後のリー
ド・データRDを出力するためのセレクタ１１−
０の制御を行うようにすればよい。
なお、第４図に示す構成において、メモリ・ア
クセス装置４−０ないし４−２の複数からメモ
リ・アクセス要求がある場合の制御方式として
は、従来、要求制御回路を、メモリ・アクセス装
置の夫々に設ける方式やメモリ・アクセス装置で
共通に設ける方式など種々の方式が既に知られて
おり、それらの方式を適用すればよいことは勿論
である。例えば、前者の方式としては、要求制御
回路に各装置間の優先情報をもち、各装置の要求
制御回路毎に優先情報に従つて他の装置のアクセ
ス要求の有無をみてアクセスする方式があり、後
者の方式としては、各装置からのアクセス要求を
共通の要求制御回路でみて、要求制御回路から予
め定められた優先情報に従つて各装置のアクセス
要求を制御する、デイジー・チエーン方式、ポー
リング方式、独立要求制御方式などがある。本発
明は、それらのいずれの方式を採用してもよく、
また、先に述べた方式以外の方式も採用してもよ
く、特に限定されるものではないので、これ以上
の詳細な説明は省く。
クセス装置４−０ないし４−２の複数からメモ
リ・アクセス要求がある場合の制御方式として
は、従来、要求制御回路を、メモリ・アクセス装
置の夫々に設ける方式やメモリ・アクセス装置で
共通に設ける方式など種々の方式が既に知られて
おり、それらの方式を適用すればよいことは勿論
である。例えば、前者の方式としては、要求制御
回路に各装置間の優先情報をもち、各装置の要求
制御回路毎に優先情報に従つて他の装置のアクセ
ス要求の有無をみてアクセスする方式があり、後
者の方式としては、各装置からのアクセス要求を
共通の要求制御回路でみて、要求制御回路から予
め定められた優先情報に従つて各装置のアクセス
要求を制御する、デイジー・チエーン方式、ポー
リング方式、独立要求制御方式などがある。本発
明は、それらのいずれの方式を採用してもよく、
また、先に述べた方式以外の方式も採用してもよ
く、特に限定されるものではないので、これ以上
の詳細な説明は省く。
発明の効果
以上の説明から明らかなように、本発明によれ
ば、１データ単位でのアクセスを行うプロセツサ
のようなメモリ・アクセス装置および連続アクセ
スを行う入出力制御装置のようなメモリ・アクセ
ス装置のそれぞれに対して最適な誤り訂正回路を
提供すると共に、インタフエース信号線やドライ
バ／レシーバを減らしたので、インタフエース信
号線やドライバ／レシーバの故障を救済できると
同時に、デイレイを減らし、誤り訂正時間を等価
的に短縮することが出来、アクセス・タイムの短
縮、メモリ・システムの使用効率の向上を計るこ
とが出来る。
ば、１データ単位でのアクセスを行うプロセツサ
のようなメモリ・アクセス装置および連続アクセ
スを行う入出力制御装置のようなメモリ・アクセ
ス装置のそれぞれに対して最適な誤り訂正回路を
提供すると共に、インタフエース信号線やドライ
バ／レシーバを減らしたので、インタフエース信
号線やドライバ／レシーバの故障を救済できると
同時に、デイレイを減らし、誤り訂正時間を等価
的に短縮することが出来、アクセス・タイムの短
縮、メモリ・システムの使用効率の向上を計るこ
とが出来る。
第１図は誤り訂正回路を具備する情報処理装置
の従来例を示す図、第２図は第１図に示す情報処
理装置のデータ・パスを示す図、第３図は従来の
アクセス・タイムを説明する図、第４図は本発明
の１実施例構成を示す図、第５図はメモリ・アク
セス装置の詳細な１実施例を示す図、第６図は本
発明によるアクセス・タイムを説明する図、第７
図は複数ワード連続してアクセスする例を説明す
る図、第８図は誤りがある場合とない場合の処理
の様子を説明する図である。 １−０と１−１……メモリ・カード、２……メ
モリ・コントローラ、３と９−０ないし９−２…
…誤り訂正回路、４−０ないし４−２……メモ
リ・アクセス装置、５−１と５−２……入出力装
置、６−０……アドレス・レジスタ、７−０……
リード・データ・レジスタ、８−０……メモリ素
子、１０−０……メモリ・データ・レジスタ、１
１−０……セレクタ、DV０ないしDV３……ド
ライバ、RV０ないしRV３……レシーバ。
の従来例を示す図、第２図は第１図に示す情報処
理装置のデータ・パスを示す図、第３図は従来の
アクセス・タイムを説明する図、第４図は本発明
の１実施例構成を示す図、第５図はメモリ・アク
セス装置の詳細な１実施例を示す図、第６図は本
発明によるアクセス・タイムを説明する図、第７
図は複数ワード連続してアクセスする例を説明す
る図、第８図は誤りがある場合とない場合の処理
の様子を説明する図である。 １−０と１−１……メモリ・カード、２……メ
モリ・コントローラ、３と９−０ないし９−２…
…誤り訂正回路、４−０ないし４−２……メモ
リ・アクセス装置、５−１と５−２……入出力装
置、６−０……アドレス・レジスタ、７−０……
リード・データ・レジスタ、８−０……メモリ素
子、１０−０……メモリ・データ・レジスタ、１
１−０……セレクタ、DV０ないしDV３……ド
ライバ、RV０ないしRV３……レシーバ。
Claims (1)
- 【特許請求の範囲】 １ 複数のメモリ・カードと、複数のメモリ・ア
クセス装置と、複数のメモリ・カードと複数のメ
モリ・アクセス装置とを接続する１個のインタフ
エースとを具備する情報処理装置であつて、 複数のメモリ・アクセス装置は、連続したデー
タを配下の入出力装置に送るメモリ・アクセス装
置と、１データ単位でのアクセスを行うメモリ・
アクセス装置とから成り、 連続したデータを配下の入出力装置に送るメモ
リ・アクセス装置は、ドライバを介してインタフ
エースに接続されたアドレス・レジスタと、レシ
ーバを介してインタフエースに接続されたメモ
リ・データ・レジスタと、メモリ・データ・レジ
スタのデータについて誤り検出および訂正を行う
誤り訂正回路と、誤り訂正回路の出力するデータ
がセツトされるリード・データ・レジスタとを少
なくとも有し、メモリ・カードからのリード・デ
ータをメモリ・データ・レジスタ、誤り訂正回路
およびリード・データ・レジスタを経由して入出
力装置に送ると共に、メモリ・カードからのリー
ド・データがメモリ・データ・レジスタにセツト
された時、メモリ・カードに対する次のアクセス
要求を送出するように構成され、 １データ単位でのアクセスを行うメモリ・アク
セス装置は、ドライバを介してインタフエースに
接続されたアドレス・レジスタと、レシーバを介
してインタフエースに接続されたメモリ・デー
タ・レジスタと、メモリ・データ・レジスタのデ
ータについて誤り検出および訂正を行う誤り訂正
回路と、誤り訂正回路の出力するデータがセツト
されるリード・データ・レジスタと、メモリ・デ
ータ・レジスタの出力およびリード・データ・レ
ジスタの出力が入力されるセレクタを有し、メモ
リ・カードからのリード・データがメモリ・デー
タ・レジスタにセツトされると、直ちにメモリ・
データ・レジスタのデータをセレクタから出力さ
せると共に誤り訂正回路に送り、誤り訂正回路に
よつて誤りが検出された時にはリード・データ・
レジスタのデータをセレクタから出力させるよう
に構成されている ことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58088157A JPS59223999A (ja) | 1983-05-19 | 1983-05-19 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58088157A JPS59223999A (ja) | 1983-05-19 | 1983-05-19 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59223999A JPS59223999A (ja) | 1984-12-15 |
| JPH0465417B2 true JPH0465417B2 (ja) | 1992-10-20 |
Family
ID=13935084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58088157A Granted JPS59223999A (ja) | 1983-05-19 | 1983-05-19 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59223999A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5048022A (en) * | 1989-08-01 | 1991-09-10 | Digital Equipment Corporation | Memory device with transfer of ECC signals on time division multiplexed bidirectional lines |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528158A (en) * | 1978-08-18 | 1980-02-28 | Casio Comput Co Ltd | Calender display unit |
-
1983
- 1983-05-19 JP JP58088157A patent/JPS59223999A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59223999A (ja) | 1984-12-15 |
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