JPH0465742A - バス中継装置 - Google Patents

バス中継装置

Info

Publication number
JPH0465742A
JPH0465742A JP2178108A JP17810890A JPH0465742A JP H0465742 A JPH0465742 A JP H0465742A JP 2178108 A JP2178108 A JP 2178108A JP 17810890 A JP17810890 A JP 17810890A JP H0465742 A JPH0465742 A JP H0465742A
Authority
JP
Japan
Prior art keywords
bus
error
control device
input
output control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2178108A
Other languages
English (en)
Other versions
JP2847920B2 (ja
Inventor
Tatsuo Noguchi
野口 辰生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2178108A priority Critical patent/JP2847920B2/ja
Publication of JPH0465742A publication Critical patent/JPH0465742A/ja
Application granted granted Critical
Publication of JP2847920B2 publication Critical patent/JP2847920B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Debugging And Monitoring (AREA)
  • Bus Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバス中継装置、特に中央処理装置、主記憶装置
及び入出力制御装置が接続される基本バスと、入出力制
御装置が接続される拡張バスとのバス転送を中継するバ
ス中継装置に関する。
〔従来の技術〕
従来、この種のバス中継装置において、拡張バスからの
書込み転送が基本バス上でエラーとなり異常終了した際
、拡張バス上のバス転送は既に終了してしまっているた
め、バス転送を起動した装置にエラーの発生を通知する
ことができなかった。
したがって処理の矛盾を防ぐため、エラー発生以降は拡
張バス下の全入出力制御装置の動作を停止させていた。
〔発明が解決しようとする課題〕
上述した従来のバス中継装置では、一つの入出力制御装
置の動作が異常であった時、拡張バス下に接続されてい
る他の全ての入出力制御装置も動作も停止していた。
〔課題を解決するための手段〕
本発明の装置は、 中央処理装置、主記憶装置及び入出力制御装置の接続さ
れる基本バスと入出力制御装置の接続される拡張バスと
のバス転送を中継するバス中継装置において、 拡張バスから基本バスへのデータ書込み転送のアドレス
を格納するアドレスバッファと、書込みデータを格納す
るデータバッファと、拡張バスのどの入出力制御装置が
バス転送を起動したかを示すアービトレーション情報を
格納するコントロールバッファと、 基本バス上でのバス転送がエラーで異常終了した際に前
記コントロールバッファの出力がらどの入出力制御装置
がエラーを起したかを判断するエラー制御回路と、 拡張バスのバス使用権の調停を行ない前記エラー制御回
路から指示された入出力制御装置に対してはバス使用権
を与えないよう動作する拡張バスアービトレーション回
路とを有する。
〔実施例〕
次に、本発明について図面を参照して説明する。
第1図は本発明のバス中継装置の一実施例である。
本発明のバス中継装置100は基本バス101を介して
中央処理装置103及び主記憶装置104に接続されて
いる。また、入出力制御装置105は拡張バス102を
介してバス中継装置100と接続されている。入出力制
御装置105から主記憶装置104に対する書き込み転
送はバス中継装置100を経由して行なわれる。
まず、入出力制御装置105は拡張バス102の使用権
を得るためバス中継装置100内の拡張バスアービトレ
ーション回路118に対しバスの使用要求を行なう、拡
張バスアービトレーション回路18は拡張バス102を
入出力制御装置105が使用できる状態かどうか判別し
、もし使用可能であったならば入出力制御装置105に
対して使用許可を与える。
使用許可を得た入出力制御装置105は拡張バス102
でのバス転送を開始する6本発明は書込み転送に関する
ものであるので、ここでは書込み転送についてのみ説明
し、他の転送についてはその説明を省略する。
入出力制御装置105は書込み転送の場合、拡張バス1
02に対し転送アドレス及び書込みデータを出力する。
入出力装置105は転送相手からの応答を待ち転送相手
から正常応答あるいは異常応答があるとバス転送を終了
する。
入出力制御装置105の起動したバス転送の最終的な転
送相手は主記憶装置104であるが、転送の高速化を計
るため、バス中継装置100は拡張バス102から転送
アドレス及び書き込みデータを受は取った時点で入出力
制御装置105に対し正常応答を出力する。入出力制御
装置105は正常応答が返ってきたことにより書込み転
送が正常に終了したと判断し次の処理へ進む。
バス中継装置100は受は取った転送アドレス及び書込
みデータをライトアドレスバッファ100及びライトデ
ータバッファ111に格納する。その時、どの入出力制
御装置に対しバス使用許可を与えたかを示すアービトレ
ーション情報を拡張パスアービトレーション回路118
から得てライトコントロールバッファ113に格納する
拡張バスインタフェース回路116は拡張バス102で
のバス転送を制御する回路であり、基本バスインタフェ
ース回路114は基本バス101でのバス転送を制御す
る回路である。また転送制御回路115は基本バス10
1から拡張バス102へ、あるいは拡張バス102から
基本バス101へのバス転送の伝送制御を行なう回路で
ある。
転送制御回路115は拡張バスインタフェース回路11
4が入出力制御装置105からの書込み転送を受信する
と、基本バスインタフェース回路114に対して転送要
求を行なう。基本バスインタフェース回路114は基本
バス101の使用権を得たのち、ライトアドレスバッフ
ァ110から転送アドレスをライトデータバッファ11
1から書き込みデータを読み出し、基本バス100に対
して出力する。
主記憶装置104は書込みが正常に終了すると基本バス
101に対して正常応答を出力する。バス中継装置10
0は基本バス101から正常応答を受は取るとバス転送
を終了し、バス転送伝達動作を完了する。
主記憶装置104は書込み動作に何らかの異常を検出す
ると基本バス101に対して正常応答ではなく、異常応
答を出力する。バス中継装置100は基本バス101か
ら異常応答を受は取るとライトコントロールバッファの
内容を読み出し、エラーが発生した書き込み転送を起動
した入出力制御装置をエラー制御回路117にて判別す
る。拡張バスアービトレーション回路118はエラー制
御回路118から指示された入出力制御装置からのバス
使用要求に対し、バス使用許可を与えない様に制御する
〔発明の効果〕
以上説明したように、本発明のバス中継装置を使って拡
張バス上の入出力制御装置から基本バスの記憶装置へ書
き込み転送を実行した際、基本バス上で異常があったと
き関係する入出力制御装置のみを切り離すことができる
効果がある。
【図面の簡単な説明】
第1図は本発明のバス中継装置の一実施例である。 100・・・本発明のバス中継装置、101・・・基本
バス、102・・・拡張バス、103・・・中央処理装
置、104・・・主記憶装置、105・・・入出力制御
装置、110・・・ライトアドレスバッファ、111・
・・ライトデータバッファ、112・・・ライトコント
ロールバッファ、114・・・基本バスインタフェース
回路、115・・・転送制御回路、116・・・拡張バ
スインタフェース回路、117・・・エラー制御回路、
118・・・拡張バスアービトレーション回路。

Claims (1)

  1. 【特許請求の範囲】 中央処理装置、主記憶装置及び入出力制御装置の接続さ
    れる基本バスと入出力制御装置の接続される拡張バスと
    のバス転送を中継するバス中継装置において、 拡張バスから基本バスへのデータ書込み転送のアドレス
    を格納するアドレスバッファと、書込みデータを格納す
    るデータバッファと、拡張バスのどの入出力制御装置が
    バス転送を起動したかを示すアービトレーション情報を
    格納するコントロールバッファと、 基本バス上でのバス転送がエラーで異常終了した際に前
    記コントロールバッファの出力からどの入出力制御装置
    がエラーを起したかを判断するエラー制御回路と、 拡張バスのバス使用権の調停を行ない前記エラー制御回
    路から指示された入出力制御装置に対してはバス使用権
    を与えないよう動作する拡張バスアービトレーション回
    路とを有するバス中継装置。
JP2178108A 1990-07-05 1990-07-05 バス中継装置 Expired - Fee Related JP2847920B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2178108A JP2847920B2 (ja) 1990-07-05 1990-07-05 バス中継装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2178108A JP2847920B2 (ja) 1990-07-05 1990-07-05 バス中継装置

Publications (2)

Publication Number Publication Date
JPH0465742A true JPH0465742A (ja) 1992-03-02
JP2847920B2 JP2847920B2 (ja) 1999-01-20

Family

ID=16042794

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2178108A Expired - Fee Related JP2847920B2 (ja) 1990-07-05 1990-07-05 バス中継装置

Country Status (1)

Country Link
JP (1) JP2847920B2 (ja)

Also Published As

Publication number Publication date
JP2847920B2 (ja) 1999-01-20

Similar Documents

Publication Publication Date Title
JPS5914778B2 (ja) デ−タ処理装置
JPS621057A (ja) 転送制御装置
US7203781B2 (en) Bus architecture with primary bus and secondary or slave bus wherein transfer via DMA is in single transfer phase engagement of primary bus
US5481756A (en) DMA controller mailing auto-initialize halting unit
JPH0465742A (ja) バス中継装置
CA1252573A (en) Dual bus system
JP2906197B2 (ja) 二重化バス装置
JP3012402B2 (ja) 情報処理システム
JP2574821B2 (ja) ダイレクトメモリアクセス・コントローラ
JPH0827761B2 (ja) 二重化メモリの両系同時書込方法
JP2679440B2 (ja) 情報処理装置
JP2884943B2 (ja) アドレス調停回路
JPH0152774B2 (ja)
JPS61117651A (ja) インタ−フエイス装置
JPS597971B2 (ja) 入出力装置の制御方式
JP2802091B2 (ja) 割込ベクタ制御方式
JPH04330541A (ja) 共通データ転送システム
JPS60136853A (ja) デ−タ転送方式
JPH04263333A (ja) メモリ二重化方式
JPH07287694A (ja) 多重化処理システムおよびメモリ同期制御方法
JPS63282852A (ja) 2重化処理システムにおける予備系診断方式
JPS6337418B2 (ja)
JPS63196968A (ja) 入出力制御装置
JPH04141752A (ja) 情報処理装置
JPH01248207A (ja) 数値制御装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees