JPH0466099B2 - - Google Patents

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JPH0466099B2
JPH0466099B2 JP60074555A JP7455585A JPH0466099B2 JP H0466099 B2 JPH0466099 B2 JP H0466099B2 JP 60074555 A JP60074555 A JP 60074555A JP 7455585 A JP7455585 A JP 7455585A JP H0466099 B2 JPH0466099 B2 JP H0466099B2
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opening
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Jon Horu Harorudo
Furanshisu Kyuuchi Toomasu
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International Business Machines Corp
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Publication of JPH0466099B2 publication Critical patent/JPH0466099B2/ja
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Description

【発明の詳細な説明】 次の順序でこの発明を説明する。
Ａ 産業上の利用分野 Ｂ 展示の概要 Ｃ 従来技術 Ｄ 発明が解決しようとする問題点 Ｅ 問題点を解決するための手段 Ｆ 実施例 F1 他の実施例 Ｇ 発明の効果 Ａ 産業上の利用分野 この発明は、半導体基板に自己整合構造を化学
的に形成するための方法に関するものである。
Ｂ 開示の概要 この発明により開示されるのは半導体基板にお
ける自己整合構造の形成方法である。この方法に
おいては、半導体基板上に異なる化合物からなる
第１及び第２の層が付着される。この第２の層
は、上記第１及び第２の層とは異なる化合物の第
３の化合物に対して、上記基板に隣接する上記第
１の層の化学変化を可能ならしめる、ある形状を
規定する開口を与える。この第３の化合物は、自
己整合半導体構造を形成するために、上記第３の
化合物とのみ反応し、上記第１及び第２の層とは
反応しない試薬により除去される。この第３の化
合物は導波路の形成においては残留され、第１の
層とは異なる屈折率を有している。
Ｃ 従来技術 従来より、自己整合半導体デバイスは周知であ
り、現在知られている方法で形成されている。こ
こで、「自己整合」とは一般的にFETデバイスに
おいてゲート電極に隣接してソース及びドレイン
電極を位置決めすることを言う。この自己整合技
術は、電極とゲートの間の高抵抗を回避するため
に、ゲートの比較的近くに電極を位置決めするべ
く開発された。尚、ソース電極とゲートの間の抵
抗はソース抵抗と呼ばれ、ドレイン電極とゲート
の間の抵抗はドレイン抵抗と呼ばれている。この
ソース抵抗とドレイン抵抗にはさまざまな要因が
関与するが、やはりソース及びドレイン電極とゲ
ートの間の距離が最も影響の大きい要因である。
そして、ソース抵抗とドレイン抵抗とが高すぎる
と、FETデバイスの性能が著しく阻害される。
従来の自己整合技術は、基板上に電極層を付着
し、その電極層上に第２の層を配置して、その第
２の層に開口を形成し、その開口を介して第１の
層をエツチングすることにより達成されていた。
このエツチング化合物は、第１の層を除去し第２
の層を除去せず以て第２の層をアンダーカツトす
るように選択される。このエツチング工程の後に
は基板上にゲートを形成するために上記開口を介
してある物質が付着される。このゲート物質は上
記開口の端縁を越えては拡がらず、アンダーカツ
トの程度（第２の層の下方の第１の層を除去する
程度）によりゲートから第１の層の距離、あるい
はゲートに対するソースまたはドレイン電極の位
置決めが決定される。この手続は自己整合として
従来周知であり、ソースとドレインをゲートに隣
接して配置するには機械的方法よりも比較的正確
である。
電極を整合させるための機械的方法は周知であ
り、例えば半導体デバイスにマスクを配置し、そ
のマスクの開口を介して電極を付着する方法があ
る。しかし、この方法は、マスクの開口の整合が
機械的に行なわれ、且つ特に微小な回路の半導体
デバイスの製造にはきわめて高い精度と小さい誤
差許容度とが必要であるため困難である。
従来の自己整合方法は、かなり小さい誤差で素
子の分離（例えば、FETにおけるゲート電極に
対するソース及びドレイン電極）を可能ならしめ
る。この方法でマイクロエレクトロニクス回路を
形成することは可能であるが、例えばFETにお
けるソース抵抗及びドレイン抵抗などのような素
子間の抵抗値を低減するために、半導体デバイス
の素子をより以上に近接させることが望ましい。
特に、素子間の距離を数千オングストローム以
内に設定できるような方法が望ましいが、それは
従来の自己整合方法では不可能である。しかし、
このように小さい誤差許容度内で形成しうる自己
整合構造は、従来の方法で形成されるデバイスよ
りもはるかに小さい半導体デバイスの形成に利用
できよう。
現在採用されている自己整合構造の形成方法が
蔵する困難の一つは、第１の層に基板に対する開
口を形成するために酸によるエツチング工程が一
般的に使用され、このためもしエツチングが適正
に制御されないなら、本来残されるべき回路素子
までも除去されてしまう、ということである。し
かし、酸は制御が困難である。それに加えて、電
極を除去するために使用される酸は基板をも侵食
する性質がある。従つて、従来技術に基づき酸に
よるエツチングなどの化学的手段によつて電極物
質を除去するには、第１の層の除去とその結果得
られた第２の層のアンダーカツトの程度があまり
大きくならないようにエツチング処理が注意深く
制御される必要がある。というのは、微小回路の
別の素子を除去してしまうためのみでなく、第１
の層または電極物質が過剰に除去されると、あと
でデバイス上に形成される電極とゲートの間の距
離が増大して、デバイスのソース抵抗またはドレ
イン抵抗がきわめて高くなるからである。
さて、近年、情報を伝達し処理するための信号
伝達手段として光を利用することが開発され重要
な意義をもつに至つている。すなわち、光フアイ
バーと光発生ユニツト（例えばレーザー）とが、
情報を転送し処理するために、微細な回路と組み
合せて開発されている。これらの微細な回路は、
光フアイバーを介して、あるいはレーザーにより
伝達された光信号を受け取り、または伝達するた
めの手段、あるいは導波路を必要とするが、回路
のサイズが小さいためそのような手段を設けるこ
とは容易ではない。言いかえると、そのような光
信号を微細な回路のさまざまな箇所に分配するこ
とは、その回路のサイズが光信号を伝達するのに
使用されるシステムのサイズに比較して小さいた
め困難である。
Ｄ 発明が解決しようとする問題点 この発明の目的は、上述の困難を克服すること
のできる新規な自己整合回路の形成方法を提供す
ることにある。
この発明の他の目的は、従来技術によるエツチ
ングに依存しない自己整合回路の形成方法を提供
することにある。
この発明のさらに他の目的は、微細回路デバイ
スの素子を溶解しない試薬と、その試薬によつて
除去可能な層とを用いて実行できる自己整合回路
の形成方法を提供することにある。
この発明のさらに他の目的は、新規な導波路
（wave guide）装置の形成方法を提供することに
ある。
この発明のさらに他の目的は、光信号を微細な
回路に案内するための導波路装置の形成方法を提
供することにある。
Ｅ 問題点を解決するための手段 この発明は、半導体基板上に導体を付着し、そ
の導体上に層を付着することにより形成される自
己整合半導体デバイスに関するものである。この
層には、FETのゲートなどの素子が配置される
べき基板の領域に開口が設けられる。次に、その
導体は、その領域の開口を介して、ある試薬によ
つて除去される化合物に化学変化される。この試
薬は素子を除去しない。次に、その開口を介して
基板の表面に素子が付着される。そして、開口の
端縁から十分な程度だけ導体を化合物に化学変化
させ、以てその化合物が後に除去されるとき層の
制御された量のアンダーカツトが得られるように
することにより自己整合が行なわれる。その開口
を介して基板の表面に例えばFETのゲートなど
の素子が付着されるときは、導体の端縁が、開口
を介して付着された素子から離隔されているが、
その離隔の距離は導体と、開口を介して付着され
た素子の間の電気抵抗を最小限に抑えるに十分な
ほど小さい。尚、その層は、下層の導体の化学変
化が行なわれる際に化学変化を受けないような任
意の導電物質である。
ある特定の例においては、ゲルマニウム導体が
半導体基板の上面に配置され、そのゲルマニウム
の上面には、金、モリブデンまたはパラジウムの
層が配置される。その金、モリブデン、パラジウ
ムの層には開口が形成され、その開口の下方のゲ
ルマニウムが開口の端縁より上方に正確に測定さ
れた長さ分だけ酸化ゲルマニウムに化学変化され
る。次に酸化ゲルマニウムは水、HCまたはプ
ラズマによつて除去され、そのあとアルミニウム
のような電極がその開口を介して半導体基板上に
付着される。
すなわち、導電体を試薬によつて容易に除去で
きる化合物に化学変化させることにより、導電体
をゲート等の、半導体基板上に付着された素子に
隣接して配置する際の正確な制御が可能となる。
この導電体の化学変化の制御は、従来導電体を除
去するために使用されていたエツチング方法に比
較して、より正確でありより容易である。さら
に、従来技術のエツチング試薬は本来残存させる
べきデバイスや回路の素子をも除去してしまう傾
向がある。
この発明はまた、半導体デバイスの基板上にゲ
ルマニウム、シリコン、アルミニウム、タンタル
またはチタン層のような第１の層を付着してなる
導波路の製造方法に係る。そして、第１の層の上
には第２の層が配置され、その第２の層には導波
路の形状の開口が設けられる。次に第１の層が、
開口に対応する領域内で化学反応によりその開口
形状に一致し、第１の層とは異なる屈折率をもつ
化合物に化学変化される。第１の層としてゲルマ
ニウム、シリコン、アルミニウム、タンタル及び
チタンが使用できる場合は、それらの層は各々の
酸化物に化学変化される。
Ｆ 実施例 第１図〜第３図を参照すると、第３図に示す半
導体デバイス１０が本発明に基づく方法により形
成される。この発明によれば、GaAsまたはシリ
コンの基板１２が例えばゲルマニウムの薄い層な
どの導電物質１４のような素子で覆われ、その層
１４上には回路手段の配置領域の上方またはそれ
に隣接する領域に第２の層１８が配置される。基
板１２は通常は電気抵抗が大きいが、基板１２よ
りも電気抵抗の小さい領域を含んでいてもよい。
ドープされた領域８は周知のイオン打ち込み、拡
散またはエピタキシヤル成長の技術を用いて形成
される。尚、領域８は基板１２上に層１４が配置
される前に形成される。また、ドープされた領域
８は典型的にはシリコン、セレン、硫黄、テルル
または錫を用いて形成される。回路手段の配置領
域は、半導体デバイスのために標準的なリソグラ
フ手続を用いて層１８中に開口２０を形成するこ
とによつて決定される。層１８は後で除去可能な
フオトレジストでもよく、あるいは、金、錫、モ
リブデン、タングステン、パラジウムまたはそれ
と同様の物質であつてもよい。こうして、一旦開
口２０が形成されると、この構造体は層１４の露
出部分が反応するような雰囲気中に置かれ、これ
により層１４の開口２０の下方の部分が、開口２
０から外方に化合物１６に化学変化する。この化
合物１６は、ある試薬によつて、層１４または層
１８よりも速くデバイス１０から除去されうる。
このことは、その試薬が、層１４，１８、デバイ
ス１０または基板１２に実質的にほとんど影響を
及ぼさないということを意味する。１つの実施例
では、層１４はゲルマニウムからなり、デバイス
が配置される雰囲気は、開口２０の下方の層１４
を酸化ゲルマニウムの領域１６へと化学変化させ
るための空気または酸素のような酸化媒体であ
る。導電体の層１４は次に２つの領域１４及び１
４′に分割される。このように、層１４としてゲ
ルマニウムが使用される場合は、部分１６が酸化
ゲルマニウムに化学変化されたあとは、層１４が
２つのゲルマニウム領域１４及び１４′に分割さ
れる。層１４の化合物１６への化学変化は、デバ
イス１０の平面にほぼ平行な方向に沿つて開口２
０の端縁から予定の範囲内に化合物１６が延長さ
れるように制御される。この制御は、層１４が開
口２０を介して雰囲気に曝される条件によりなさ
れる。１つの実施例では、開口２０を介しての空
気またはその他の酸素源への露出は、酸化的な雰
囲気の圧力または分圧により、またはデバイスを
オートクレーブ（autoclave）またはその他の圧
力装置中に配置し、または雰囲気を他の非反応性
の気体と混合することにより（例えば、酸素に窒
素または希ガスを混合して酸素の分圧を調節す
る）制御される。酸化物からなる化合物は酸素を
含む雰囲気から得られ、窒化物からなる化合物
は、活性窒素成分をもつアンモニアを含む成分か
ら得られる。さらに、雰囲気の温度は、その雰囲
気の反応性を変更するために調節することができ
る。一般的に、雰囲気の圧力及び温度を増加させ
ることによつて、反応速度が高まり、逆に、雰囲
気の圧力及び温度を減少することによつて、反応
速度が低下する。このとき反応性気体の分圧は
0.1気圧から１気圧よりやや低いまでの範囲内の
任意の圧力でよく、その分圧範囲を含む雰囲気の
圧力範囲は0.1気圧から約1000気圧までの間であ
る。この雰囲気を周知の方法でイオン化してもよ
く、これにより反応速度が上昇し、反応をより低
い温度で行わせることが可能となる。開口２０を
介して層１４を雰囲気に曝す時間もまた、層１８
の下方で層１４を化合物１６に化学変化させる広
さを制御するための１つの要因である。すなわ
ち、開口２０を介して層１４を雰囲気に曝す時間
が長ければ長い程、化合物１６の形成範囲も拡が
る。これらはすべてこの分野の通常の知識を有す
る者によつて調節されうるパラメータである。ど
の場合においても、あとで試薬によつて化合物１
６を除去する場合に、層１８の同一のアンダーカ
ツトが形成されるように、層１８の下方に同程度
だけ化合物１６が形成されることが重要である。
このことは、本発明の化学的な自己整合方法の要
点である。こうして、一旦化合物１６が自己整合
半導体デバイスを形成するための所定の範囲まで
形成されると、その化合物１６が除去される。層
１４がゲルマニウムからなる場合には、化合物１
６は酸化ゲルマニウムからなり、その化合物は、
水、過酸化水素、塩酸などの試薬、または周知の
プラズマエツチング技術によつて除去することが
できる。化合物１６を除去するために使用される
プラズマは、フツ素を含む低アルカンのプラズマ
であり、ここでフツ素を含むハロゲン化物は、好
適には、例えば、４フツ化炭素や、モノクロロト
リフルオロメタンや、ジクロロフルオロメタン
や、トリクロロモノフルオロメタンなどである。
化合物１６が除去されたあとは、周知のプロセス
により開口２０を介して導電物質２４を付着する
ことにより、基板１２を半導体デバイスに転換す
ることができる（第３図）。第３図において、層
２４及び層２４′は同一の物質であつてもよく、
また同時に付着されてもよい。層２４，２４′は
例えばタングステンまたはアルミニウム層または
タングステン−シリコン、タングステン−アルミ
ニウムのような適当な混合物であつてもよい。こ
れらの層２４，２４′は例えば蒸着などの周知の
方法により付着される。次に、デバイスを例えば
１〜５分間、400〜500℃で熱処理することによ
り、層１４と領域８の間にオーミツク接点が形成
される。尚、この場合、層１４，１４′はゲルマ
ニウムであり、基板１２と領域８とはGaAsから
成つている。この場合はFETが形成されるので、
素子２４′にリード端子が接続された後は、素子
２４′がゲートとなり、一方素子１４′がドレイン
電極となる。このとき、素子１４と素子２４′の
間の距離２６及び素子１４′と素子２４′の間の距
離は、本発明によれば数千オングストローム以内
に制御することができ、これにより素子１４′及
び２４′の間のソース抵抗、及び素子１４及び２
４′の間のドレイン抵抗が、従来の方法では容易
に達成することのできなかつた程度にまで低減さ
れる。こうして、本発明によれば、半導体デバイ
スの素子間の距離を従来よりも一層近く配置する
ことができる。
尚、素子２４′は、FETのゲートではなく、デ
バイス１０またはそれと等価なデバイスを介して
電力を制御するための回路手段であつてもよい。
素子２４′がゲートとして働く場合以外としては、
素子２４′は導電体、キヤパシタ、抵抗または半
導体回路それ自体であつてもよい。
また、層１４はチタンまたはタンタルの層から
成つていてもよく、層１８は錫、金、パラジウム
または銀であつてもよい。層１４にチタンまたは
タンタルを使用した場合は、錫、パラジウム、金
または銀の層中の開口２０を介して陽極酸化また
は酸化工程を行うことにより領域１６で層１４が
２酸化チタンや酸化タンタルなどの化合物に化学
変化する。これらの酸化物はフツ化水素（HF）
により除去することができる。尚、酸化タンタル
や２酸化チタンは、前述のプラズマによつても除
去することができる。また、層１４はアルミニウ
ムでもよい。このときは、層１４の領域１６が酸
化アルミニウムに化学変化され、その酸化アルミ
ニウムはプラズマにより除去することができる。
さらに、層１４はシリコン層であつてもよい。こ
のときは、層１４の領域１６が２酸化シリコンに
化学変化され、その２酸化シリコンはHFにより
除去される。最後に、層１４はシリコン、タンタ
ル、チタンまたはハフニウムから成つていてもよ
く、これらすべては酸化物または窒化物に化学変
化され、それらはプラズマにより除去することが
できる。
F1 他の実施例 この発明の方法は、第４図の符号３０で示すよ
うな半導体上の導波路の形成にも適用可能であ
る。すなわち、第４図においては、シリコン等の
基板３２上に層３４が配置され、層３４には層３
８が配置される。そして層３８には、第２図のデ
バイスにおける開口２０と同様にして開口４０が
形成される。層３８中のこの開口４０は第１の層
３４に達するまで延長され、導波路の幅及び長さ
を有している。層３４には次に開口４０を介して
化学反応が施される。これにより層３４には、開
口４０に対応する箇所に、その開口４０と長さ及
び幅の等しい化合物３６が形成される。この化合
物３６は層３４とは異なる屈折率を有する。層３
４は、薄膜としてゲルマニウム、アルミニウム、
チタンまたはタンタルからなり、それらは何れも
化学反応工程で酸化物に化学変化させることがで
きる。これらの金属の酸化物は、もとの金属とは
異なる屈折率をもつ。層３８は例えば錫、パラジ
ウム、タングステンまたは金からなるが、フオト
レジスト層であつてもよい。フオトレジスト層
は、ほぼ平らな平面が形成されるように除去さ
れ、その平面上には従来周知の導電体及び絶縁体
のような半導体デバイスの素子が配置されること
になる。
本発明の方法を用いて形成した自己整合半導体
デバイスと導波路デバイスは、半導体または導波
路手段を用いた周知の任意の電子回路に適用する
ことができる。
１つの実施例においては、基板３２は光を信号
伝達手段として利用する情報伝達及び処理のため
の半導体デバイスを備えていてもよい。あるい
は、基板３２は例えば半導体レーザーを備えてい
てもよい。そして、光フアイバーによつてデバイ
ス３０が光信号を受け取ることになつている箇所
では、開口４０が光フアイバーから光信号を受け
取るに十分は幅だけ拡がり、それに続いて、微小
な半導体デバイス上の導波路と適合するように開
口４０が狭められている（光フアイバーからの光
を半導体基板上の導波路素子に結合させるための
手段はこの分野の当業者に周知である）。開口４
０の幅を増大させても、異なる屈折率の領域が得
られる。この領域は、レーザー信号を受け取つて
そのあとデバイスへその信号を伝達するために適
当である。尚、信号の伝達箇所では、微小な半導
体デバイス上の導波路に適合すべく幅の狭い導波
路を形成するために、開口４０が狭められる。こ
の発明の方法を用いて形成される導波路はまた、
各々が導波管をもつような微小回路チツプ間の結
線を行うために使用することができる。それゆ
え、導波路は電気的な導体のかわりに使用するこ
とができる。
Ｇ 発明の効果 以上のように、この発明によれば、素子を侵食
する性質をもつエツチングを利用することなく、
処理すべき箇所に一旦化学反応（例えば酸化）さ
せてから、その反応箇所を除去するようにしたの
で、素子の必要な箇所までも除去することがなく
なるとともに、きわめて正確に位置決めされた自
己整合構造が得られる。また、この発明の方法
は、導波路（wave guide）の形成に適用するこ
とにより、きわめて正確に位置決めされた構造を
与える、という効果も有する。
【図面の簡単な説明】
第１図は、第１及び第２の層を付着した状態の
断面図、第２図は、第２の層の開口を介して第１
の層に化学反応させた状態の断面図、、第３図は、
第１の層の化学反応箇所を除去し、導電物質を付
着した状態の図、第４図は、導波路構造の断面図
である。 １２，３２……基板、１４，３４……第１の
層、１８，３８……第２の層、１６，３６……化
学反応を生じた箇所。

Claims (1)

  1. 【特許請求の範囲】 １ (a) 上記半導体基板上に、化学反応により除
    去可能な物質に変化し得る第１の層を付着する
    工程と、 (b) 上記第１の層とは異なる化学的性質をもつ第
    ２の層を上記第１の層上に付着する工程と、 (c) 上記第２の層の予定の領域に開口を形成する
    工程と、 (d) 上記開口を介して、上記第１の層を除去可能
    な物質に化学変化させる反応媒体を作用させ、
    その際、上記第１の層の化学変化は、上記開口
    に露出されている上記第１の層の領域のみなら
    ず、上記開口から上記基板の表面に平行な方向
    に延びる上記第１の層の領域にまで及ぶように
    制御する工程と、 (e) 上記段階(d)で化学変化した上記第１の層を、
    所定の試薬によつて除去する工程と、 (f) 上記開口を通じて、上記開口に導電性の材料
    を付着する工程であつて、その際、該導電性の
    材料は、上記段階(e)で上記第１の層を除去する
    ことによつて形成された、上記開口から上記基
    板の表面に平行な方向に延びる領域全体には広
    がらないようになされる工程を有する、 自己整合構造の形成方法。
JP7455585A 1984-07-30 1985-04-10 自己整合構造の形成方法 Granted JPS6142140A (ja)

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Also Published As

Publication number Publication date
DE3571721D1 (en) 1989-08-24
JPS6142140A (ja) 1986-02-28
EP0171226A2 (en) 1986-02-12
EP0171226A3 (en) 1987-08-26
EP0171226B1 (en) 1989-07-19

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