JPH012372A - Ｍｅｓ ｆｅｔの製造方法 - Google Patents
Ｍｅｓ ｆｅｔの製造方法Info
- Publication number
- JPH012372A JPH012372A JP62-156621A JP15662187A JPH012372A JP H012372 A JPH012372 A JP H012372A JP 15662187 A JP15662187 A JP 15662187A JP H012372 A JPH012372 A JP H012372A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- etching
- exposed
- semiconductor substrate
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は超高周波帯で動作するショトキバリアゲート電
界効果トランジスタ（以後ＭＥＳ ＦＥＴと略称する
）の製造方法の改良に関する。
界効果トランジスタ（以後ＭＥＳ ＦＥＴと略称する
）の製造方法の改良に関する。
（従来の技術）
結晶基板に磁化ガリウム（ＧａＡｓ）を使用するＭＥＳ
ＦＥＴは低雑音用及び電力用を問わず超高周波帯で
高性能特性を実現できるので、通信機器ならびにレーダ
機器等に広く使用されている。
ＦＥＴは低雑音用及び電力用を問わず超高周波帯で
高性能特性を実現できるので、通信機器ならびにレーダ
機器等に広く使用されている。
このＧａＡＳ ＭＥＳ ＦＥＴは通常ゲート電極を
形成予定位置のＧａＡｓ基板にいわゆる溝を設置するい
わゆるリセス構造を採用して，ソースドレイン電極領域
に対応する動作層の厚さを増して寄生抵抗の減少を図っ
ており、更には高電圧動作時におけるゲート電極端への
電界集中緩和によってドレイン耐圧向上をもたらす。
形成予定位置のＧａＡｓ基板にいわゆる溝を設置するい
わゆるリセス構造を採用して，ソースドレイン電極領域
に対応する動作層の厚さを増して寄生抵抗の減少を図っ
ており、更には高電圧動作時におけるゲート電極端への
電界集中緩和によってドレイン耐圧向上をもたらす。
一方ＭＥＳ ＦＥＴのより一層の高性能化を進める手
段としてはオフセットゲート構造即ちリセス内に設置す
るゲート電極をソース側に寄せて、この目的を達成する
ことが知られている。
段としてはオフセットゲート構造即ちリセス内に設置す
るゲート電極をソース側に寄せて、この目的を達成する
ことが知られている。
このオフセットゲート構造を実現する方法を第２図ａ
’＝ ｅによって説明すると動作層２９が形成済みのＧ
ａＡ≦基板２０にはソース電極２１ドレイン電極２２が
形成され、その中間には絶縁膜２３を所定の寸法に設け
（第２図ａ）、その寸法はリセス幅に相当する２μｓ乃
至３μｓとするのが通常である。次いで。
’＝ ｅによって説明すると動作層２９が形成済みのＧ
ａＡ≦基板２０にはソース電極２１ドレイン電極２２が
形成され、その中間には絶縁膜２３を所定の寸法に設け
（第２図ａ）、その寸法はリセス幅に相当する２μｓ乃
至３μｓとするのが通常である。次いで。
フォトレジスト）ｙｊ２４を被着後、第２図すに示すよ
うにソース電極２１に近接する絶縁膜２３部分に対応す
るフォトレジスト層２４の一定幅２５を露光するが、こ
の一定幅はゲート電極寸法を決めるもので０．５μｍ乃
至１．０μｓに設計されている。
うにソース電極２１に近接する絶縁膜２３部分に対応す
るフォトレジスト層２４の一定幅２５を露光するが、こ
の一定幅はゲート電極寸法を決めるもので０．５μｍ乃
至１．０μｓに設計されている。
この露光は絶縁［２３の中央よりソース電極２１側の位
置に施すために、極めて高精度の位置合せが必要となり
電子ビーム描画装置もしくはステッパー描画装置等によ
って達成する。
置に施すために、極めて高精度の位置合せが必要となり
電子ビーム描画装置もしくはステッパー描画装置等によ
って達成する。
第２図Ｃに示すように露光領域の現像終了後レジスト開
口部２６から絶縁膜２３を食刻して除去してから、露光
したＧａＡｓ基板２０を適当量食刻してリセス２７を形
成後、ＡＱ等の金属を蒸看してゲート電極２８を設置す
る。（第２図Ｄ）更にフォトレジスト層２４に被着した
余分の金属をリフトオフによって除去して第２図Ｅに示
すオフセット構造をもつＭＥＳ ＦＥＴを得る。
口部２６から絶縁膜２３を食刻して除去してから、露光
したＧａＡｓ基板２０を適当量食刻してリセス２７を形
成後、ＡＱ等の金属を蒸看してゲート電極２８を設置す
る。（第２図Ｄ）更にフォトレジスト層２４に被着した
余分の金属をリフトオフによって除去して第２図Ｅに示
すオフセット構造をもつＭＥＳ ＦＥＴを得る。
（発明が解決しようとする問題点）
このようにリセス内にオフセット構造のゲートではその
ゲート位置のバラツキがＭＥＳ ＦＥＴの特性のバラ
ツキとなって現われ、しかも前述のようにリセス内での
ゲート位置は限りなくソース電極に近いことが望まれる
。この条件を満すのに、リセスに対してゲートの位置合
せを実施しているので、高精度の合せ機能を持つ装置が
使用されているものの、合せ誤差の発生は避けられず、
それはターゲットに対して±０．２．と言われている。
ゲート位置のバラツキがＭＥＳ ＦＥＴの特性のバラ
ツキとなって現われ、しかも前述のようにリセス内での
ゲート位置は限りなくソース電極に近いことが望まれる
。この条件を満すのに、リセスに対してゲートの位置合
せを実施しているので、高精度の合せ機能を持つ装置が
使用されているものの、合せ誤差の発生は避けられず、
それはターゲットに対して±０．２．と言われている。
本発明は上記難点を除去する新規なＭＥＳ ＦＥＴの
製造方法を提供することを目的とするものである。
製造方法を提供することを目的とするものである。
（問題点を解決するための手段）
この目的を達成するのに本発明では準備する半導体基板
表面に第１乃至第３薄膜を重ねて被覆後フォトレジスト
層を被着し、この半導体基板に設置するゲート電極形成
予定位置に対応するフォトレジスト層を食刻除去して前
記第３ｇ膜を露出し。
表面に第１乃至第３薄膜を重ねて被覆後フォトレジスト
層を被着し、この半導体基板に設置するゲート電極形成
予定位置に対応するフォトレジスト層を食刻除去して前
記第３ｇ膜を露出し。
これを前記半導体基板表面に沿って所定の距にだけ食刻
し１次に露出する前記第２薄膜を同一方向にこの距離よ
り大きく食刻し、露出する前記第１薄膜を除去してから
前記フォトレジスト層を除去して露出する前記半導体基
板を溶除して形成するリセスにゲート電極を設置する手
法を採用する。
し１次に露出する前記第２薄膜を同一方向にこの距離よ
り大きく食刻し、露出する前記第１薄膜を除去してから
前記フォトレジスト層を除去して露出する前記半導体基
板を溶除して形成するリセスにゲート電極を設置する手
法を採用する。
（作 用）
このように本発明ではゲートの位置合せを自己整合によ
って行うもので、従来のように合せ工程を省いたもので
ある。しがもこの手法によりリセス内にゲートオフセッ
ト構造を正確に実現するために第１乃至第３薄膜として
は共通の食刻液を持たせないように選定するか、あるい
は第２薄膜と第３薄膜は同一の食刻液が適用可能である
ものの、その食刻速度は第２薄膜の方が大きくなるよう
にその材質を選定する必要がある。この第１薄膜の食刻
工程ではりセス寸法における横方向即ち半導体基板に沿
う方向を規定するものであり、第３薄膜のそれはそのサ
イドエツチングによってゲート電極寸法を規定するもの
である。
って行うもので、従来のように合せ工程を省いたもので
ある。しがもこの手法によりリセス内にゲートオフセッ
ト構造を正確に実現するために第１乃至第３薄膜として
は共通の食刻液を持たせないように選定するか、あるい
は第２薄膜と第３薄膜は同一の食刻液が適用可能である
ものの、その食刻速度は第２薄膜の方が大きくなるよう
にその材質を選定する必要がある。この第１薄膜の食刻
工程ではりセス寸法における横方向即ち半導体基板に沿
う方向を規定するものであり、第３薄膜のそれはそのサ
イドエツチングによってゲート電極寸法を規定するもの
である。
（実施例）
第１図ａ ＝ ｈにより本発明を詳述するが、従来の技
術と重複する記載が都合上あるものの新番号を付して説
明する。
術と重複する記載が都合上あるものの新番号を付して説
明する。
第１図ａに示すように、動作層１１を形成したＧａＡｓ
基板１表面に第１薄膜Ｓｉ３Ｎ、２ 、第２薄膜５ｉｎ
２３ 。
基板１表面に第１薄膜Ｓｉ３Ｎ、２ 、第２薄膜５ｉｎ
２３ 。
第３薄膜Ａρ４を順次被覆後、フォトレジスト層５を塗
布してから常法通り、プリベーク、露光、現像処理を経
てレジストパターン６を形成する。
布してから常法通り、プリベーク、露光、現像処理を経
てレジストパターン６を形成する。
この第１薄膜２を構成するＳＬ、 Ｎ４はプラズマＣＶ
Ｄ法によって３０００人の厚さにし、第２薄膜３として
はＣＶＤ法によって５ｉｎ２を７０００人の厚さに堆積
し１、第３薄膜４は２０００人の厚さをもつＡＱを蒸着
法もしくはスパッタリング法によって設置する。
Ｄ法によって３０００人の厚さにし、第２薄膜３として
はＣＶＤ法によって５ｉｎ２を７０００人の厚さに堆積
し１、第３薄膜４は２０００人の厚さをもつＡＱを蒸着
法もしくはスパッタリング法によって設置する。
この第３薄膜４はレジストパターン６をマスクにし、Ｈ
，ＰＯ，系食刻液によって食刻し、第２薄膜３５ｉｎ２
はＮＨ，Ｆ液により処理して段差部を設けた６次に第１
図すに示すようにＡＺ１３５０ （商品名ヘキスト社ｍ
＞ フォトレジスト７を厚さ６０００人程度塗布してか
ら９０℃１０分のベークを行い、 ０．９ ｐの段差部
分ａでは図示のように膜厚の減少を生じるように配慮す
る。第１図Ｃで明らかなように、０□ＲＩ Ｅ （Ｒｅ
ａｃｔｉｖｅ Ｉｏｖ Ｅｔｃｈｉｎｇ）によってフォ
トレジスト層７を除々に処理して、この断差部ａに第３
薄膜４が露出する時点で終了とするが、フォトレジスト
層７の大部分は末だ残った状態になっている。
，ＰＯ，系食刻液によって食刻し、第２薄膜３５ｉｎ２
はＮＨ，Ｆ液により処理して段差部を設けた６次に第１
図すに示すようにＡＺ１３５０ （商品名ヘキスト社ｍ
＞ フォトレジスト７を厚さ６０００人程度塗布してか
ら９０℃１０分のベークを行い、 ０．９ ｐの段差部
分ａでは図示のように膜厚の減少を生じるように配慮す
る。第１図Ｃで明らかなように、０□ＲＩ Ｅ （Ｒｅ
ａｃｔｉｖｅ Ｉｏｖ Ｅｔｃｈｉｎｇ）によってフォ
トレジスト層７を除々に処理して、この断差部ａに第３
薄膜４が露出する時点で終了とするが、フォトレジスト
層７の大部分は末だ残った状態になっている。
この露出した第３薄膜ＡＱ４をＨ，ＰＯ４溶液によって
５ｉｄｅ Ｅｔｃｈｉｎｇを進行し、更に第２薄膜３を
構成する二酸化珪素層をＮＨ４Ｆ溶液で同様に５ｉｄｅ
Ｅｔｃｈｉ−ｎｇＬでその寸法はす、ｃは各々０．５
７ｍ＋、 ２．０−となるように制御しく第１図ｄ）、
更に最終の第１薄１ｉ２ｓｉｉＮ、はＣＦ−０□ガス系
によるドライエツチング法によって処理してからフォト
レジスト層７をアセントによって溶解除去する。（第１
図ｅ）この第１薄膜２の除去によって生じる開口を介し
て露出するＧａＡｓ基板１を食刻して深さ約３０００人
のりセス８を設置後、第１図ｆに示すようにゲート電極
９となる金属例えばＡＱを５０００人の厚さに蒸着する
。
５ｉｄｅ Ｅｔｃｈｉｎｇを進行し、更に第２薄膜３を
構成する二酸化珪素層をＮＨ４Ｆ溶液で同様に５ｉｄｅ
Ｅｔｃｈｉ−ｎｇＬでその寸法はす、ｃは各々０．５
７ｍ＋、 ２．０−となるように制御しく第１図ｄ）、
更に最終の第１薄１ｉ２ｓｉｉＮ、はＣＦ−０□ガス系
によるドライエツチング法によって処理してからフォト
レジスト層７をアセントによって溶解除去する。（第１
図ｅ）この第１薄膜２の除去によって生じる開口を介し
て露出するＧａＡｓ基板１を食刻して深さ約３０００人
のりセス８を設置後、第１図ｆに示すようにゲート電極
９となる金属例えばＡＱを５０００人の厚さに蒸着する
。
更にフォトレジストを再度塗布し、０□−ＲＩＥ法によ
ってその頂部から除々に食刻して第１図ｆと矛に明示し
たように空隙部８だけにレジスト１０を残存させる。こ
の結果、ゲート電極９はこのレジスト１０で保護されて
おり、この状態で余分のＡＱ４、絶縁膜３を食刻法で除
去し、最終にはレジスト１０をアセトンで溶解除去して
第１図りに示すオフセットゲート構造を得る。
ってその頂部から除々に食刻して第１図ｆと矛に明示し
たように空隙部８だけにレジスト１０を残存させる。こ
の結果、ゲート電極９はこのレジスト１０で保護されて
おり、この状態で余分のＡＱ４、絶縁膜３を食刻法で除
去し、最終にはレジスト１０をアセトンで溶解除去して
第１図りに示すオフセットゲート構造を得る。
この実施例ではＡＱ／５ｘ０２／Ｓｉ３Ｎ４構造を採用
したが、他の例として、金属／フォトレジスト／窒化珪
素あるいは二酸化珪素、更にこのフォトレジストの代り
にポリイミド樹脂とする三層構造も適用可能であり、更
にＳｉＯ２／Ｐ Ｓ Ｇ／ポリイミドも採用できる。
したが、他の例として、金属／フォトレジスト／窒化珪
素あるいは二酸化珪素、更にこのフォトレジストの代り
にポリイミド樹脂とする三層構造も適用可能であり、更
にＳｉＯ２／Ｐ Ｓ Ｇ／ポリイミドも採用できる。
このＰＳＧと二酸化珪素は弗化アンモニウムによる食刻
速度に差がある材料として選定され、又ポリイミドはこ
の食刻液では溶解しない材料として選定した。
速度に差がある材料として選定され、又ポリイミドはこ
の食刻液では溶解しない材料として選定した。
このように本発明ではゲート電極の位置が自己整合によ
って決まるものであるので、従来例にみられるような位
置合せ工程による合せズレは発生せず、従って電子ビー
ム描画装置やステッパー描画装置等の高価な装置は要ら
ないので、特性の揃ったＭＥＳ ＦＥＴを簡単にしか
も歩留り良く製造することが可能になった。
って決まるものであるので、従来例にみられるような位
置合せ工程による合せズレは発生せず、従って電子ビー
ム描画装置やステッパー描画装置等の高価な装置は要ら
ないので、特性の揃ったＭＥＳ ＦＥＴを簡単にしか
も歩留り良く製造することが可能になった。
しかも、オフセットゲート構造の特徴であるソース電極
への近接も達成できるので高性能なＭＥＳ ＦＥＴを
製造できる量産上の効果も発揮できるものである。
への近接も達成できるので高性能なＭＥＳ ＦＥＴを
製造できる量産上の効果も発揮できるものである。
第１図ａ ＝ ｈは本発明の製造工程を示す断面図第２
図ａ−６は、従来方法の各段階を示す断面図である。 １：ＧａＡｓ基板 ９：ゲート電極２：第１薄
膜（ＳｉＮ） ３：第２薄膜（ＳｉＯ□） ９’：Ａ＋２４：第３
薄膜（ｉ） １１：動作層５．７，１０ニレジス
ト ６：レジストパターン ８；空隙部
図ａ−６は、従来方法の各段階を示す断面図である。 １：ＧａＡｓ基板 ９：ゲート電極２：第１薄
膜（ＳｉＮ） ３：第２薄膜（ＳｉＯ□） ９’：Ａ＋２４：第３
薄膜（ｉ） １１：動作層５．７，１０ニレジス
ト ６：レジストパターン ８；空隙部
Claims (2)
- （１）準備した半導体基板表面から内部にかけて動作層
を設け、その所定位置に対応してソース、ドレインなら
びにゲート電極を配置するＭＥＳＦＥＴにおいて、 前記半導体基板表面に第１乃至第３薄膜を重ねて被覆し
、こゝに積層被着しかつ前記ゲート電極に対応するフォ
トレジスト層を食刻除去して前記第３薄膜を露出し、こ
の露出する第３薄膜を前記半導体基板表面に沿って所定
の距離食刻し、次に露出する前記第２薄膜を同一方向に
この距離より大きく食刻し、露出する前記第１薄膜を除
去してから前記フォトレジスト層を除去して露出する前
記半導体基板を溶除して形成するリセスにゲート電極を
設置することを特徴とするＭＥＳＦＥＴの製造方法。 - （２）前記第２薄膜ならびに第３薄膜は同一の食刻液で
処理可能であり、その食刻速度を前記第３薄膜が小さく
なるように前記両薄膜を選定し、前記第１薄膜はこの食
刻液と異なるそれで処理することを特徴とする前記特許
請求の範囲第１項記載のＭＥＳＦＥＴの製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15662187A JPS642372A (en) | 1987-06-25 | 1987-06-25 | Manufacture of mes fet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15662187A JPS642372A (en) | 1987-06-25 | 1987-06-25 | Manufacture of mes fet |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH012372A true JPH012372A (ja) | 1989-01-06 |
| JPS642372A JPS642372A (en) | 1989-01-06 |
Family
ID=15631716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15662187A Pending JPS642372A (en) | 1987-06-25 | 1987-06-25 | Manufacture of mes fet |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS642372A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140434A (ja) * | 1992-10-26 | 1994-05-20 | Mitsubishi Electric Corp | 電界効果型トランジスタの製造方法 |
-
1987
- 1987-06-25 JP JP15662187A patent/JPS642372A/ja active Pending
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