JPH0467191B2

JPH0467191B2 -

Info

Publication number: JPH0467191B2
Application number: JP57021092A
Authority: JP
Inventors: Shinji Tanaka; Michio Kikuchi
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1982-02-15
Filing date: 1982-02-15
Publication date: 1992-10-27
Also published as: JPS58140792A

Description

【発明の詳細な説明】この発明は、表示用半導体集積回路に関し、特
にドツトマトリツクス構成の液晶表示用半導体集
積回路に関する。

この発明の目的は、表示自由度の高い液晶表示
用半導体集積回路を提供することにある。

この発明の他の目的は、汎用性の高い液晶表示
用半導体集積回路を提供することにある。

この発明の更に他の目的は、以下の説明及び図
面から明らかになるであろう。

以下、この発明を実施例とともに詳細に説明す
る。

第１図には、この発明の一実施例のブロツク図
が示されている。同図において、点線で囲まれた
部分は、公知のMOS（金属絶縁物半導体）集積回
路技術によつて、１つの半導体基板上な形成され
ている。

この実施例では、特に制限されないが、ドツト
マトリツクス構成の液晶表示装置の走査（コモ
ン）線に対してマトリツクス状とされた信号（セ
グメント）線用の表示信号を形成する回路が、一
つの半導体集積回路によつて構成されている。し
たがつて、上記液晶表示装置の走査線用のタイミ
ング信号は、他の回路によつて形成されるもので
ある。

この実施例の液晶表示用半導体集積回路Ｙ−
ICは、次の各回路ブロツクにより構成されてい
る。

RAMは、ランダム・アクセス・メモリであ
り、液晶表示装置のドツトに対応した画素データ
を保持する。この実施例では、特に制限されない
が、RAMは、４つのメモリアレイRAM₁ないし
RAM₄に分割され、それぞれが縦方向に８ビツ
ト、横方向に50ビツトのメモリセルが配置されて
いる。

したがつて、全体としては、32×50ビツトの画
素データを保持することができる。

アドレスカウンタCTR１は、マイクロプロセ
ツサ等の信号源と上記RAMとの画素データの授
受を行なうためのアドレス選択を行なうものであ
り、アドレスデコーダ回路を含んでいる。このア
ドレスカウンタCTR１では、１つのアドレス設
定により、８ビツト（１バイト）のメモリセルが
同時に選択され、並列的な８ビツトのデータの書
込み／読出しが行なわれる。

したがつて、このアドレスカウンタCTR１で
は、縦方向に1/4選択（RAM₁ないしRAM₄の選
択）を行なうＸアドレス信号X₁ないしX₄と、横
方向に1/50選択を行なうＹアドレス信号Y₁ない
しY₅₀とが形成される。上記アドレス信号のう
ち、アドレス信号Y₁ないしY₅₀は、そのアツプ又
はダウンカウント動作によつて、上記８ビツトの
画素データの入出力毎に順次自動的に歩進され
る。

フリツプフロツプFF₁は、上記カウンタ動作の
制御信号Ｕ／Ｄを保持するものであり、例えば制
御信号Ｕ／Ｄが“１”ならばアツプカウント動作
を行なわせ、“０”ならばダウンカウント動作を
行なわせるものである。

このように、アドレス信号が自動的に歩進され
るようにしたことにより、画素データを書き込む
際、いちいちアドレス信号を入力しなくてもよく
なる。従つて、書込み操作が容易になる。

また、上記RAMのメモリセルには、それぞれ
読出専用出力回路が設けられている。この出力回
路からの出力データは、上記表示用のデータとし
て用いられる。

アドレスカウンタCTR２は、上記表示用の画
素データの読出し動作を行うためのアドレス選択
を行なうものであり、アドレスデコーダ回路
DECとカウンタ回路CUTとを含んでいる。この
アドレスカウンタCTR２では、縦方向に1/32の
選択を行なうアドレス信号Z₁ないしZ₃₂が形成さ
れる。したがつて、１つのアドレス設定により、
横方向に配置された50ビツトのメモリセルが同時
に選択されることになる。

そして、これらの同時に読出された50ビツトの
画素データは、ラツチ回路FF₃によつてそれぞれ
一時的に保持される。

上記カウンタ回路CUTは、５ビツトの２進カ
ウンタであり、そのうち上位２ビツトは、ラツチ
回路FF₂で保持された任意の先頭アドレスがプリ
セツトされるようになつている。

例えば、上位２ビツトガ“０”“０”ならば、
先頭アドレスがZ₁（RAM₁）とされ、“０”“１”
ならば先頭ガドレスがZ₉（RAM₂）とされ、“１”
“０”ならば先頭アドレスがZ₁₇（RAM₃）とされ、
“１”“１”ならば先頭アドレスがZ₂₅（RAM₄）と
される。

上記アドレスデコーダ回路DECは、上記５ビ
ツトの２進カウンタCUTからの出力を受けて、
この２進カウンタの状態に対応したＺアドレス信
号を出力する。例えば、上述したように２進カウ
ンタの状態が“00000”のときは、アドレス信号
Z₁を出力し、それが“01000”のときには、アド
レス信号₉を出力し、それが“10000”のときに
は、アドレス信号Z₁₇を出力し、またそれが
“11000”のときには、アドレス信号Z₂₅を出力す
る。更に、２進カウンタが“11111”のときに、
上記アドレスデコーダ回路DECはアドレス信号
Z₃₂を出力する。

このアドレスカウンタCTR２は、、走査系のタ
イミング信号Ｍ、FRMを受けて動作する。タイ
ミング信号Ｍは、第２図に示すように、Ｎ本の走
査線選択タイミング信号であり、この信号Ｍを受
けてアドレスカウンタCTR２はカウンタ動作を
行なう。タイング信号FRMは、フレーム信号で
あり、上記最初の走査線選択タイミング信号M₁
に同期して形成される。このフレーム信号FRM
を受けて、上記カウンタ回路CUTは、下位３ビ
ツトがクリアされ、上位２ビツトにラツチ回路
FF₂の保持アドレスがプリセツトされる。

例えば、ラツチ回路FF₂に“０”、“０”がセツ
トされていた場合、フレーム信号FRMを受ける
ことにより、上記カウンタCUTの上位２ビツト
には“０”、“０”がプリセツトされ、その下位３
ビツトはクリアされる。従つて、このときアドレ
スカウンタCTR₂は、上記２進カウンタCUTに設
定された状態“00000”に対応した先頭アドレス
Z₁を出力する。

以後、タイミング信号Ｍが印加されるたびに、
上記カウンタCUTはカウントアツプしていく。
これに伴つて、アドレスカウンタCTR２からは、
順次カウントアツプされたアドレス信号が出力さ
れる。

走査線の数を32本とした場合には、上記アドレ
スカウンタCTR２からアドレス信号Z₃₂が出力さ
れた後で、フレーム信号FRMが上記カウンタ
CUT及びラツチ回路FF₂に印加される。このた
め、アドレスカウンタCTR２から、アドレス信
号Z₃₂が出力された後、上記カウンタCUTは、再
び上記先頭アドレスに対応した状態に設定され、
以後上記と同様の動作がくり返される。

上記カウンタCUTは、タイミング信号Ｍをカ
ウントしていつて、その状態が“11111”になつ
た後も、まだ、フレーム信号FRMが印加されず
に、タイミング信号Ｍが印加された場合、上記カ
ウンタCUTは、“00000”の状態に戻り、タイミ
ング信号Ｍのカウントを続けるようにされてい
る。

このため、例えば、カウンタ回路CUTを先頭
アドレスZ₁₆に対応した状態“10000”に設定した
場合、アドレスカウンタCTR２は、タイミング
信号Ｍに従つて、時系列的にアドレス信号Z₁₆か
らZ₁₈までを出力する。すなわち、アドレスカウ
ンタCTR２は、まずZ₁₆からZ₃₂までのアドレス
信号を順次出力し、次いでZ₁からZ₁₈までのアド
レス信号を順次出力する。

また、後で第５図を用いて説明するように、走
査線の数が16本に設定された場合には、設定され
た先頭アドレスからその走査線の数に対応した数
のアドレスだけ後のアドレス信号がアドレスカウ
ンタCTR２から出力された後で、フレーム信号
FRMが上記カウンタCUT及びラツチ回路FF₂に
印加される。

例えば、ラツチ回路FF₂に“０”、“１”がセツ
トされた場合、先頭アドレスは、上述したように
Z₉に設定される。このため、アドレスカウンタ
CTR２は、タイミング信号Ｍに従つて、時系列
的にアドレス信号Z₉からアドレス信号Z₂₄までを
出力する。このあとで、フレーム信号FRMが、
上記カウンタCUT及びラツチ回路FF₂に印加さ
れる。これにより、再び、カウンタCUTが先頭
アドレスに対応した状態にプリセツトされる。

この先頭アドレスが、上記と同様にZ₉に設定さ
れている場合には、上記と同様な動作によりアド
レスカウンタCTR２は、時系列的にアドレス信
号Z₉からZ₂₄までを出力する。これに対して、上
記先頭アドレスが異なるアドレス、例えばZ₁₇に
設定された場合、すなわち、ラツチ回路FF₂に
“１”、“０”がセツトされた場合、フレーム信号
FRMによつて、カウンタCUTはアドレス信号
Z₁₇に対応した状態“10000”にプリセツトされ
る。このため、アドレスカウンタCTR２は、タ
イミング信号Ｍに従つて、時系列的にアドレス信
号Z₁₇からZ₃₂までを出力する。このあと再びフレ
ーム信号FRMが印加され、以後上記と同様な動
作がくり返される。

なお、ラツチ回路FF₂に“１”、“１”がセツト
された場合、すなわち先頭アドレスがZ₂₅に設定
された場合、アドレスカウンタCTR２は、タイ
ミング信号Ｍに従つて、時系列的にアドレス信号
Z₂₅からZ₈までを出力する。すなわち、この場合、
アドレスカウンタCTR２は、まずアドレス信号
Z₂₅から順次Z₃₂まで出力し、次いでアドレス信号
Z₁から順次Z₈まで出力する。

DV₁ないしDV₅₀は、液晶駆動回路であり、ラ
ツチ回路FF₃からの画素データを受けて、セグメ
ント駆動信号S₁ないしS₅₀をそれぞれ形成する。
これらの駆動回路DV₁ないしDV₅₀は、特に制限
されないが、４値の電源電圧V₁ないしV₄と、上
記タイミング信号Ｍと、上記ラツチ回路FF₃から
の画素データとを受けて、例えば1/5バイアス法
によるセグメント駆動信号S₁ないしS₅₀をそれぞ
れ形成する。

Ｉ／Ｏは、入出力インターフエイスであり、マ
イクロプロセツサ等の信号源に対するデータＤ、
制御信号Ｃの授受を行なう。この制御信号Ｃに
は、チツプセレクト（システムアドレス）信号、
RAMへの読出／書込信号Ｒ／Ｗ、データ／命令
信号Ｄ／Ｉ、タイング信号Ｅを含んでいる。デー
タ／命令信号Ｄ／Ｉは、“１”ならば８ビツトの
データＤが表示用画素データであることを示し、
“０”ならばそれが命令コードであることを示し
ている。

この命令コードによつて、フリツプフロツプ
FF₁の状態、ラツチ回路FF₂の状態、あるいはア
ドレスカウンタCTR１へのＸアドレス、Ｙアド
レスの状態が設定される。例えば、上記ラツチ回
路FF₂は、命令コードに従つて、上述した４種の
状態のいずれかに設定される。なお、Ｙアドレス
は、前述のように自動的に進歩させることもでき
るものである。また、制御回路CONTは、命令
コードに従つて表示開始、停止等の制御を行な
う。すなわち、制御回路CONTは、命令コード
に従つて表示を停止させるとき、ラツチ回路FF₃
をリセツトするような信号を形成する。

第３図には、上記RAMを構成するメモリセル
Ｍ−CELの一実施例の回路図が示されている。

メモリセルＭ−CELは、インバータIV₁，IV₂
で構成されたフリツプフロツプと、その一対の入
出力に設けられた伝送ゲートMOSFETQ_Y1，Q_Y2
とにより構成されている。そして、上記メモリセ
ルの一対の入出力線D′，′は、横方向に配置さ
れた50個のメモリセルに対して共通化されてい
る。

上記入出力線D′，′は、伝送ゲート
MOSFETQ_X1，Q_X2を介して、共通データ線D₁，
D₁に接続されている。

上記伝送ゲートMOSFETQ_Y1，Q_Y2のゲートに
は、Ｙアドレス選択信号Y₁が印加されている。
このＹアドレス選択信号Y₁は、縦方向に配置さ
れた32個のメモリセルの同様な伝送ゲート
MOSFETに共通に印加されている。

上記伝送ゲートMOSFETQ_X1，Q_X2のゲートに
は、Ｘアドレス選択信号X₁が印加されている。
このＸアドレス選択信号X₁は、縦方向に配置さ
れた８対の同様な伝送ゲートMOSFETに共通印
加されている。すなわち、このＸアドレス信号
X₁は、前記４分割されたメモリアレイRAM₁に
対して与えられる。したがつて他のメモリアレイ
RAM₂ないしRAM₄には、それぞれＸアドレス選
択信号X₂ないしX₄が同様に与えられるものであ
る。

また、メモリセルＭ−CELには、読出し専用
のクロツクドインバータIV₃が設けられている。

このクロツクドインバータIV₃の出力端子は、
縦方向に配置された残りの31個のメモリセルの出
力端子と共通化されて、ワイヤードオア構成の出
力線R₁とされている。また、上記インバータIV₃
のクロツク端子は、横方向に配置された50個のメ
モリセル間で共通化され、Ｚアドレス選択信号Z₁
が共通印加される。

また、共通データ線Ｄ，は、上記分割された
メモリアレイRAM₁ないしRAM₄における対応す
る入出力線間で共通化されている。

これにより、Ｘアドレスの設定により、メモリ
アレイRAM₁ないしRAM₄のいずれかが指定さ
れ、Ｙアドレスの設定により、そのうちの縦方向
の８個のメモリセルが選択できるので、８ビツト
のデータの授受を並列的に行なうことができる。

また、Ｚアドレスの設定により、横方向に配置
された50個のメモリセルの画素データを、上記８
ビツトのデータ授受とは独立に並列に読み出すこ
とができる。

第４図には、この発明に係る液晶用表示用半導
体集積回路を用いた液晶表示システムの一実施例
のブロツク図が示されている。

この実施例では、上記RAMの画素データ保持
能力に見合つた液晶表示装置LCDを用いる場合
の一実施例が示されている。したがつて、縦方向
に32ドツト、横方向に50Xnドツトの液晶表示装
置LCDが用いられている。

また、この実施例では、上記32本の横方向に配
置された走査線の選択タイミングを形成するため
に、別の半導体集積回路Ｘ−IC₁，Ｘ−IC₂が用意
されている。

この半導体集積回路Ｘ−IC₁は、最大20本の走
査線駆動能力を持つものであるので、上記32本の
場合には、同様な半導体集積回路Ｘ−IC₂が追加
される。

この半導体集積回路Ｘ−IC₁は、外付抵抗とコ
ンデンサにより、走査タイミングを規定するため
の基準周波数信号を形成し、これに基づいて、走
査線タイミング信号を形成する。

上記半導体集積回路Ｘ−IC₂のように拡張用と
して用いる場合には、抵抗とコンデンサが省略さ
れて接地電位を与えること、及び半導体集積回路
Ｘ−IC₁からのタイミング信号を受けて、上記基
準周波数信号に同期して、残り12本の走査線選択
タイミング信号を形成する。

また、この半導体集積回路Ｘ−IC₁（Ｘ−IC₂）
は、上記した基準周波数信号にもとづいて上記フ
レーム信号FRM及びタイミング信号Ｍをも形成
する。

この実施例では、半導体集積回路Ｘ−IC₁から
ｎ個の半導体集積回路Ｙ−ICに上記フレーム信
号FRMとタイミング信号Ｍが印加される。

また、この半導体集積回路Ｘ−IC₁（Ｘ−IC₂）
には、表示デユーテイ切り換機能が付加されてお
り、1/8、1/12、1/18、1/24及び1/32の５つの表
示デユーテイを選択的に切り換えることができ
る。

この表示デユーテイの切り換えに応じて上記フ
レーム信号FRM等のタイミングも上記半導体集
積回路Ｘ−IC₁内で切り換えられる。すなわち、
例えば、表示デユーテイが1/32に設定された場合
には、タイミング信号Ｍが32回発生されたとき
に、フレーム信号FRMが１回発生されるように
設定される。同様に、例えば、表示デユーテイが
１／１６に設定された場合には、タイミング信号Ｍが
16回発生されたときに、フレーム信号FRMが１
回発生されるように設定される。

上述のように、32本の走査線を有する液晶表示
装置LDCでは、これに合せて表示デユーテイが
１／３２に設定される。

したがつて、走査線が24又は32本の場合には、
２個の半導体集積回路Ｘ−IC₁，Ｘ−IC₂によつて
その走査線選択タイミング信号が形成され、走査
線が８、12又は16本の場合には、１個の半導体集
積回路Ｘ−IC₁によつてその走査タイミング信号
が形成される。また、これに合せて表示デユーテ
イも設定されるものである。

一方、上記液晶表示装置LCDの縦方向に配置
された信号線には、前記半導体集積回路Ｙ−IC
で形成された画素データに従つた表示信号が供給
される。上記半導体集積回路Ｙ−ICでは、50本
の信号線駆動能力を持つことにより、ｎ個の同様
な半導体集積回路Ｙ−IC₁ないしＹ−IC_oを用いて
50×ｎ本の信号線の表示信号を形成することがで
きる。また、MPUは、信号源としてのマイクロ
プロセツサである。この実施例では、上記構成の
表示システムにより、走査線選択タイミング（1/
３２）に対応して、50×ｎ個の画素を表示させるの
で、全体として32×50×ｎドツトで構成された表
示画面に任意の図形を表示させることができる。

また、数字、及びアルフアベツトの場合には、
１文字を５×７ドツトで構成すれば、１行が10×
ｎ文字で４行分を表示することができる。なお、
行間として１ドツトが用いられている。

第５図には、この実施例の半導体集積回路を用
いて、16×50ドツトの液晶表示装置LCDを駆動
する場合の概略ブロツク図が示されている。

この実施例では、16×50ドツト構成のLCDに
対して、上記１個の半導体集積回路Ｘ−IC₁と、
１個の半導体集積回路Ｙ−IC₁が用いられている。
また、前記第４図に示した実施例と同様に、上記
Ｙ−IC₁の制御等はマイクロプロセツサMPUによ
つて行なわれる。なお、同図では、基準周波数信
号を形成するために用いられる上記外付抵抗とコ
ンデンサが省略されている。この実施例では、走
査線数が16本であるので表示デユーテイは、1/16
に設定される。

したがつて、半導体集積回路Ｙ−IC₁のRAM
は、その1/2の画素データしか表示のために用い
られない。しかし、この実施例では、上述したよ
うに、アドレスカウンタCTR２内の２進カウン
タの上位２ビツトを自由に変更できるため、アド
レスカウンタCTR２から出力される先頭アドレ
スを簡単に変更することができる。このため、
RAM₁とRAM₂，RAM₂とRAM₃，RAM₃と
RAM₄及びRAM₄とRAM₁の画素データを選択的
に切り換えて表示させることができる。

このことは、例えば、次のような表示方法を実
現することができる。

例えば、メツセージを、２行以上にわたつて表
示させるとき、RAM₁，RAM₂により２行からな
るメツセージをまず表示させておき、次に、
RAM₂，RAM₃に切り換えて、２行目と３行目を
表示させるように順次表示行を移動させることが
できる。

この表示切り換えと、、新たな表示データの更
新を順次行なえば、多行にわたるメツセージを極
めて自然な形で表示させることができる。

また、RAM₁，RAM₂の画素データに対して、
白黒を反転させた画素データをRAM₃，RAM₄に
用意しておいて、交互に切り換えて表示させれ
ば、白黒反転フラツシング表示を行なうこともで
きる。

また、動画を描く場合にも、上記したような表
示切り換えと、表示データの更新とを順次行なう
ことにより、自然な形で表示させることができ
る。

このように、この実施例に係る半導体集積回路
Ｙ−ICでは、そのRAMの記憶容量が、それより
も少ないドツト構成の液晶に用いる場合にも、無
駄なく有効に利用できるので、その結果、表示自
由度を高くすることができる。

また、このような機能の付加によつて、半導体
集積回路内にRAMを構成するものとしても、そ
れが無駄になることがなく、各種のドツト構成の
液晶表示装置に利用できるので、汎用性を高める
ことができる。

また、RAMに読出し専用出力端子を設けた場
合には、その画素データに従つて表示させながら
画素データの変更を行なうことができるので、使
い易い表示システムと、高い表示品質を得ること
ができる。

また、この実施例のように、走査系と信号系の
表示回路をそれぞれ分割して半導体集積回路とし
た場合には、種々のドツト構成の液晶表示装置に
対して適用させることができるので、半導体集積
回路の量産化を図ることができ、結果として生産
者側としては、低コスト化につながり、使用者側
としてはシステムの変更が容易となる。

この発明は、前記実施例に限定されない。

上記２進カウンタ（Ｚレジスタ）の先頭アドレ
スは、全ビツトに対してプリセツトを行なうよう
にするものであつてもよい。またRAMの構成、
及びその容量又はその分割方法は、種々変更でき
るものである。

また、RAMに対するデータ授受のためのアド
レス設定は、縦方向に順次自動的に進歩させるよ
うにしてもよい。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す半導体集
積回路のブロツク図、第２図は、そのタイミング
信号の一例を示す波形図、第３図は、RAMを構
成するメモリセルの一実施例の回路図、第４図は
この発明の一実施例を示す表示システムのブロツ
ク図、第５図は、他の一実施例の表示システムの
概略ブロツク図である。

Claims

【特許請求の範囲】１ドツト構成の画素データを保持するRAM
と、上記RAMの画素データを書き込み及び読み
出しを行うためのアドレス指定回路と、上記
RAMの画素データを書き込み及び読み出しを行
う内部バスと、上記RAMの画素データをドツト
マトリツクス構成の液晶表示装置の走査電極に対
応した画素列データをその選択タイミングに同期
して順次読出す回路と、上記RAMを同数列の複
数メモリアレイに分割し各メモリアレイの画素列
データの先頭アドレスを上記内部バスを介して指
定することができる先頭アドレス指定回路と、上
記読み出された画素列データを並列に入力し保持
するラツチ回路と、上記ラツチ回路からの画素列
データを並列に受けて液晶駆動信号を形成する液
晶駆動回路と、上記内部バスを介して入力される
命令コードに従つて表示開始又は表示停止の制御
を行う制御回路と、外部からの上記画素データを
上記内部バスに授受しあるいは上記命令コードを
内部バスに入力する入出力インタフエースとを単
一の半導体基板上に含むことを特徴とする液晶表
示用半導体集積回路。２上記先頭アドレス指定回路は、アドレスカウ
ンタ回路を備え、該アドレスカウンタ回路の特定
ビツトは外部からの信号に基づいてプリセツトさ
れることを特徴とする特許請求の範囲第１項記載
の液晶表示用半導体集積回路。３上記RAMは、上記RAMの書き込み及び読
み出しのため第１群の選択線及び第２群の選択線
と、上記画素列データを並列に読み出すための第
３群の選択線を有し、上記第１群の選択線の数と
上記メモリアレイの数が等しく、上記第２群の選
択線の数と上記並列に読み出される画素列のビツ
ト数とが等しく、上記各メモリアレイの第３群の
選択線の数と上記内部バスのビツト幅が等しくさ
れてなることを特徴とする特許請求の範囲第１項
記載の液晶表示用半導体集積回路。４上記RAMの記憶容量が上記ドツトマトリツ
クス構成の液晶表示装置のドツト数よりも大きく
されてなることを特徴とする特許請求の範囲第１
項記載の液晶表示用半導体集積回路。５特許請求の範囲第１項ないし第４項記載の液
晶表示用半導体集積回路と、走査電極のタイミン
グを形成する半導体集積回路と、ドツトマトリツ
クス構成の液晶表示装置とを含むことを特徴とす
る液晶表示システム。６複数の特許請求の範囲第１項ないし第３項記
載の液晶表示用半導体集積回路と、走査電極のタ
イミングを形成する半導体集積回路と、ドツトマ
トリツクス構成の液晶表示装置とを含む液晶表示
装置であつて、上記走査電極のタイミングを形成
する半導体集積回路で形成されたタイミング信号
が上記複数の液晶表示用半導体集積回路に共通に
入力されてなることを特徴とする液晶表示システ
ム。