JPH0467337B2 - - Google Patents

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JPH0467337B2
JPH0467337B2 JP57166141A JP16614182A JPH0467337B2 JP H0467337 B2 JPH0467337 B2 JP H0467337B2 JP 57166141 A JP57166141 A JP 57166141A JP 16614182 A JP16614182 A JP 16614182A JP H0467337 B2 JPH0467337 B2 JP H0467337B2
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Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明はヘテロ接合電界効果素子の構造、特に
デプリーシヨン形半導体装置の構造に関する。
(b) 技術の背景 情報処理装置等の能力の一層の向上のために、
これに使用される半導体装置の高速化、低消費電
力化及び大容量化が強く要求されている。
現在はもつぱらシリコン（Si）半導体装置が実
用化されているが、Si半導体装置の高速化はキヤ
リアの移動度などのSiの物性により制約されるた
めに、キヤリアの移動度がSiより遥に大きいガリ
ウム・砒素（GaAs）などの化合物半導体を用い
て、高速化、低消費電力化を実現する努力が重ね
られている。
現在、化合物半導体を用いたトランジスタは電
界効果トランジスタ（以下、FETと略称する）、
特にシヨツトキーバリア形FET又は接合ゲート
形FETが主体をなしている。
更に、これらの従来構造の半導体装置において
は、キヤリアは不純物が存在している空間を移動
するのに対して、不純物が添加される領域と、キ
ヤリアが移動する領域とを空間的に分離して、特
に低温におけるキヤリアの移動度を増大させた半
導体装置が開発されつつあり、この構造の半導体
装置はヘテロ接合電界効果素子という。
(c) 従来技術と問題点 従来知られているヘテロ接合電界効果素子の構
造を第１図ａ及びｂに示す断面図を参照して説明
する。
第１図ａに示す如く、半絶縁性GaAs基板１上
にノンドープGaAs層２とｎ型ＡGaAs層３及
びｎ型GaAs層４が順次形成されて、ＡGaAs
層３はGaAs層２及び４とヘテロエピタキシヤル
接合を形成している。また、５はゲート電極、６
はソース電極、７はドレイン電極である。
ｎ型ＡGaAs層３は電子供給層と呼ばれ、こ
の層３からノンドープGaAs層２へヘテロエピタ
キシヤル接合を介して遷移される電子によつて生
成される電子蓄積層８の電子濃度を、ゲート電極
５に印加される電圧によつて制御することによつ
てソース電極６とドレイン電極７との間のインピ
ーダンスが制御され、エンハンスメント
（Fnhancement）形のFETが構成される。
以上説明した構造のヘテロ接合電界効果素子に
おいて、ノンドープGaAs層２は厚さ例えば１
〔μm〕程度、ｎ型ＡGaAs層３は厚さ例えば40
〔nm〕程度、ｎ型GaAs層４は厚さ例えば30〔nm〕
程度に分子線結晶成長法（以下、MBE法と略称
する）等によつて形成され、ｎ型ＡGaAs層３
及びｎ型GaAs層４の不純物はエピタキシヤル成
長の際に導入されている。
このエンハンスメント形ヘテロ接合電界効果素
子に対して、デイプリーシヨン（Depletion）形
素子を形成することは、例えば第１図ｂに示す如
く、前記電子蓄積層８の位置にドナー不純物を導
入してｎ型領域９を形成することによつて可能で
ある。しかしながら、このデイプリーシヨン形素
子の動作はヘテロ接合電界効果素子よりむしろ絶
縁ゲート型FETに近いものであつて、先に述べ
たヘテロ接合電界効果素子の特長が失なわれてい
る。
更に従来構造のGaAsシヨツトキーバリア形
FETにおいて行なわれている如く、デイプリー
シヨン形素子を形成する全領域すなわちソース及
びドレイン領域をも含めてイオン注入法によつて
不純物を導入し、加熱処理を施して注入された不
純物を活性化するならば下記の如き問題を生ず
る。
すなわち、ｎ型ＡGaAs層３においては注入
された不純物例えばシリコン（Si）は加熱処理に
よる活性化が極めて困難であり、特にGaAs層２
とｎ型ＡGaAs層３とによつて形成されている
ヘテロエピタキシヤル接合界面の熱的損失を避け
るために、加熱処理温度を700〔℃〕程度に止める
ならば、ＡGaAs層３においてはSiは殆ど活性
化されず、またGaAs層２及び４についても活性
化率は60〔％〕程度に止まる。
更に注入されるSiとの衝突によつて、各層の結
晶構造に損傷を生じて前記加熱処理によつても完
全には回復せず、また半導体層間のヘテロ接合界
面も破壊され易く加熱処理によつては回復しな
い。
以上述べた理由によつてイオン注入法によつて
形成された前記構造を有するデイプリーシヨン形
素子はチヤネル層の電子移動度が大きく低下し、
かつ、ソース及びドレイン領域の抵抗率も高くな
る。情報処理装置等の要求によりよく適合するた
めには、これらの問題点についての改善が必要で
ある。
(d) 発明の目的 本発明はヘテロ接合電界効果素子のデイプリー
シヨン形素子について、チヤネル層の電子移動
度、ソース及びドレイン領域の抵抗率等の特性、
特にその再現性が向上し、故障率が低減する構造
を提供することを目的とする。
(e) 発明の構成 本発明の前記目的は、第１の半導体層と、該第
１の半導体よりも電子親和力が小さく、該第１の
半導体層に接してヘテロ接合を構成するｎ型の第
２の半導体層と、前記第１の半導体層内におい
て、該第１の半導体層と該第２の半導体層との界
面近傍に分離して形成され、チヤンネル層の一部
を構成する二つの電子蓄積層と、該二つの電子蓄
積層と連続してチヤンネル層を構成するｎ型不純
物のドープされたｎ型領域と、該第２の半導体層
に接し、該電子蓄積層の一つに抵抗性接続するソ
ース領域と、該ソース領域上に形成されるソース
電極と、該第２の半導体層に接し、該電子蓄積層
の他の一つに抵抗性接続するドレイン領域と、該
ドレイン領域上に形成されるドレイン電極と、該
第２の半導体層に接し、該ソース電極と該ドレイ
ン電極の間に位置し、且つ該ｎ型領域の上に位置
するゲート電極とを具備してなる半導体装置によ
つて達成される。
(f) 発明の実施例 以下、本発明を実施例により図面を参照して具
体的に説明する。
第２図ａ乃至ｄは同一半導体基板上にエンハン
スメント形とデイプリーシヨン形とのヘテロ接合
電界効果素子を形成した本発明の実施例の主要製
造工程を示す断面図である。
第２図ａ参照 半絶縁性GaAs基板１１上に、MBE法等によ
つて形成された厚さ約１〔μm〕程度のノンドープ
GaAs層１２、厚さ約40〔nm〕程度、不純物濃度
１×1018〔cm-3〕程度のｎ型ＡGaAs層１３、及
び厚さが約30〔nm〕程度のｎ型GaAs層１４を有
する半導体基体上に、まず例えば窒化アルミニウ
ム（ＡＮ）等により厚さ50〔nm〕程度の保護膜
１５を形成する。
次いでデイプリーシヨン形ヘテロ接合電界効果
素子のチヤネル制御領域形成のための不純物イオ
ン注入を行なう。ただし、本発明においては不純
物の導入は、ゲート電極長にマスク合わせの余裕
を見越した領域に限定して行なう。
また、薄いｎ型GaAs層１４、ｎ型ＡGaAs
層１３、ノンドープGaAs層１２、特に層１３と
層１２との間のヘテロ接合界面を保護するため
に、イオン注入マスクはフオトレジスト（Az
1350J）膜１６、チタン（Ti）膜１７及び金
（Au）膜１８よりなる積層構造を用いている。
このマスクを介して例えば170〔KeV〕におい
てドーズ量２×1012〔cm-2〕程度にシリコン（Si）
をイオン注入する。１９はSiが注入された領域を
示す。
第２図ｂ参照 フオトレジスト膜１６を剥離除去することによ
り、Ti膜１７及びAu膜１８も同時に除去する。
次いで例えば温度700〔℃〕、時間20分間程度の
加熱処理を行なうことによつて注入されたSiを活
性化することにより、ノンドープGaAs層１２に
不純物濃度１×1017〔cm-3〕程度のｎ型領域２０
が形成される。該ｎ型領域２０は後の工程で配設
されるゲート電極の直下に位置する如くその位置
が設定される。
第２図ｃ参照 次いで素子分離領域２１を形成する。本実施例
においては素子分離領域２１の形成は、保護膜１
５上に前回と同様にフオトレジスト膜１６′、Ti
膜１７′及びAu膜１８′よりなる積層構造のマス
クを介して、酸素（Ｏ）イオンを例えば100
〔KeV〕においてドーズ量１×1012〔cm-2〕程度に
注入することによつて行なわれている。このO+
イオン注入によつて、GaAs層１４の表面からノ
ンドーブGaAs層１２内に達する高抵抗の素子分
離領域２１が形成される。
第２図ｄ参照 前記O+イオン注入マスクおよび保護膜１５を
除去し、金・ゲルマニウム（AuGe）／金（Au）
層をソース電極２２及び２３、ドレイン電極２４
及び２５を配設する位置に選択的に形成する。次
いで温度450〔℃〕、時間３分間程度の熱処理を施
すことにより、Geが化合物半導体基体内で合金
化して、ソース領域２２′及び２３′、ドレイン領
域２４′及び２５′が形成される。
次いでゲート電極２６及び２７を例えばチタン
（Ti）−白金（Pt）−金（Au）を用いてｎ型領域
２０に対応して配設する。
以上の経過によつて、ソース電極２２、ドレイ
ン電極２４及びゲート電極２６を有するエンハン
スメント形と、ソース電極２３、ドレイン電極２
５及びゲート電極２７並びにチヤネル層にｎ型領
域２０を含むデイプリーシヨン形とを含み、高抵
抗領域２１によつて素子分離がなされるヘテロ接
合電界効果素子の集積回路素子が完成する。な
お、２８は電子蓄積層を示す。
以上説明したヘテロ接合電界効果素子の集積回
路素子においては、デイプリーシヨン形チヤネル
制御に必要なイオン注入法により形成されたｎ型
領域２０はゲード電極２７の直下近傍に限られ
て、不純物を含まず電子移動度の高い電子蓄積層
２８の破壊は必要最小限であり、またソース領域
２３′ドレイン領域２５′も先に説明した如き結晶
構造の損傷を受けることなく低い抵抗性接続が得
られて、デイプリーシヨン形ヘテロ接合電界効果
素子もエンハンスメント形ヘテロ接合電界素子と
ほぼ同等の動作速度と消費電力を実現することが
できる。
(g) 発明の効果 以上説明した如く本発明によれば、高電子移動
度の電子蓄積層を最大限に利用し、かつエピタキ
シヤル成長層及びヘテロ接合界面に対する損傷を
避け難いイオン注入領域が局限されることによつ
て、ソース電極及びドレイン電極と電子蓄積層と
の間の接続が改善されて、デイプリーシヨン形ヘ
テロ接合電界効果素子、特にこれを含む集積回路
装置に関して、動作時間の短縮、消費電力の低減
等が推進される。
【図面の簡単な説明】
第１図ａ及びｂはヘテロ接合電界効果素子の従
来例を示す断面図、第２図ａ乃至ｄは本発明の実
施例の主要製造工程を示す断面図である。 図において、１１は半絶縁性GaAs基板、１２
はノンドープGaAs層、１３はｎ型ＡGaAs層、
１４はｎ型GaAs層、２０はｎ型領域、２１は素
子分離領域、２２及び２３はソース電極、２４及
び２５はドレイン電極、２６及び２７はゲート電
極、２８は電子蓄積層を示す。

Claims (1)

    【特許請求の範囲】
  1. １ 第１の半導体層と、該第１の半導体よりも電
    子親和力が小さく、該第１の半導体層に接してヘ
    テロ接合を構成するｎ型の第２の半導体層と、前
    記第１の半導体層内において、該第１の半導体層
    と該第２の半導体層との界面近傍に分離して形成
    され、チヤンネル層の一部を構成する二つの電子
    蓄積層と、該二つの電子蓄積層と連続してチヤン
    ネル層を構成するｎ型不純物のドープされたｎ型
    領域と、該第２の半導体層に接し、該電子蓄積層
    の一つに抵抗性接続するソース領域と、該ソース
    領域上に形成されるソース電極と、該第２の半導
    体層に接し、該電子蓄積層の他の一つに抵抗性接
    続するドレイン領域と、該ドレイン領域上に形成
    されるドレイン電極と、該第２の半導体層に接
    し、該ソース電極と該ドレイン電極の間に位置
    し、且つ該ｎ型領域の上に位置するゲート電極と
    を具備してなることを特徴とする半導体装置。
JP57166141A 1982-09-24 1982-09-24 半導体装置 Granted JPS5955073A (ja)

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