JPH0467655B2 - - Google Patents

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JPH0467655B2
JPH0467655B2 JP60163222A JP16322285A JPH0467655B2 JP H0467655 B2 JPH0467655 B2 JP H0467655B2 JP 60163222 A JP60163222 A JP 60163222A JP 16322285 A JP16322285 A JP 16322285A JP H0467655 B2 JPH0467655 B2 JP H0467655B2
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JP
Japan
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interrupt
processing
signal
microprocessor
processing device
Prior art date
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JP60163222A
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JPS6222128A (ja
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Hiroshi Maeda
Tomikatsu Shiraishi
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Sharp Corp
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Sharp Corp
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Priority to EP86110006A priority patent/EP0215236B1/en
Priority to DE8686110006T priority patent/DE3674307D1/de
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Priority to US07/244,569 priority patent/US4981296A/en
Publication of JPH0467655B2 publication Critical patent/JPH0467655B2/ja
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
    • G06F9/4825—Interrupt from clock, e.g. time of day
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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    • G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
    • G06F9/30079—Pipeline control instructions, e.g. multicycle NOP
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Description

【発明の詳細な説明】 〈技術分野〉 本発明はクロツク発振器の発振信号に応答して
動作するマイクロプロセツサを備え、当該マイク
ロプロセツサの処理速度を切換え可能にしたデー
タ処理装置に関するものである。
〈従来技術〉 マイクロコンピユータ等にあつて、低処理速度
機向けに開発されたゲームソフト等のプログラム
を、高処理速度機で実行すると、ゲーム操作キー
等のキー操作が追征できなくなる。即ち、キー入
力待ち時間が短くなつて、キー入力ができなくな
る。
そのため、従来は、マイクロプロセツサのクロ
ツク周波数を切替える方法が用いられていたが、
それではハード的に高価となつてしまう。
〈発明の目的〉 本発明は上述した事項に鑑み、マイクロプロセ
ツサの動作周波数は一定に保つたまま、処理速度
が変更可能としたデータ処理装置を提供すること
を目的とする。
〈実施例〉 以下、本発明の構成を説明する。
本発明の実施例に係るデータ処理装置は、発振
器の出力を分周することにより、一定周期で割込
み信号を発生させ、当該割込み信号２回につき１
回の割合で時間待ちループを実行し、それによつ
てマイクロプロセツサのみかけの処理速度を下げ
る構成とした。
第１図に本実施例のデータ処理装置の概略ブロ
ツクを示す。
図中、１は主制御ユニツトCPU（マイクロプロ
セツサ）であり、図示しないROM（リード・オ
ンリ・メモリ）に記憶するシーケンスプログラム
によつて制御動作を行う。該シーケンスプログラ
ムの一部を第２図及び第３図に示す。
前記CPU１は発振器２からクロツク信号Clock
を受けて動作する。又、該CPU１は前記クロツ
ク信号を所定数分周する分周回路３からのインタ
ーラプト信号によつて割込み処理へ移行する。こ
の分周回路３の出力は、有め決められた所定時間
間隔でラツチ回路４に供給される。その後、該ラ
ツチ回路４は、インターラプト（割込み）信号
INTRを出力し、該インターラプト信号をCPU
１に供給する。
CPU１は、前記インターラプト信号によつて
割込み処理可能時、インターラツプアクノリツジ
（割込認識）信号INTAを出力して、前記ラツチ
回路４をリセツトし、割込み処理へ移行したこと
を判定する。
又、このラツチ回路４は他のデバイスにも利用
され、CPU１への割込み処理を起動させる。
５はキーボード装置であり、各種データ入力キ
ー、フアンクシヨンキーが設けられる。本実施例
に関しては、カーソルキー５ａ、Set upキー５
ｂ並びにスペースキー５ｃである。
６は、LCD（液晶）デイスプレイの表示データ
を記憶するビデオメモリである。
第２図について説明を行う。
データ処理装置に電源投入（Power on）が行
なわれるが、又は、Set upキー５ｂが操作され
ると（S0ステツプ）、シーケンスプログラムによ
つて予め定められたSet upメニユーデータがビ
デオメモリ６に記憶され、LCDデイスプレイ７
に第４図のように表示が成される（S1ステツプ）。
操作者はカーソルキー５ａを操作して、表示上
のプロセツサスピード変更指示欄５１にカーソル
マーク５０を移動させる（S2ステツプ）。すると、
図示しないカーソルカウンタがカーソル位置に応
じた値にカウントを更新する（S3ステツプ）。
続いてスペースキー５ｃを操作すると（S4ステ
ツプ）、上記プロセツサスピード変更指示欄５１
であるか判定して（S6ステツプ）、slowフラツグ
がONであれば該slowフラツグをOFFにし（S6→
S7ステツプ）、それとは反対にslowフラツグが
OFFであれば該slowフラツグをONにする（S6→
S8ステツプ）。
その後、“solw”のメツセージデータ、若しく
は“standard”のメツセージデータをビデオメ
モリ６に書き込み（S9及びS10ステツプ）、当該メ
ツセージデータのいずれかをプロセツサスピード
欄５２に表示する。
所定のモード設定が完了すると、Set upキー
５ｂを操作して、モード設定に応じた処理へと移
行する。
インターラプトの割込み信号により、第３図の
処理が実行される。
割込み処理において、今まで処理して途中で紙
えた各種データを、ランダム・アクセス・メモリ
RAM（図示せず）へ特定エリアに記憶して、退
避する（N1ステツプ）。
次いで、割込み回数をカウントするカウンタが
奇数であるか否か判定する（N2ステツプ）。
上記N2ステツプにおいて、判定した結果、カ
ウントが奇数であれば設定されたslowフラツグ
がONであるか否か判定される（N3ステツプ）。
もし、solwフラツグがONであると、N4ステツ
プのWHIT処理（時間待ちループ）へと移行す
る。
WAIT処理は、予め決められた時間のウエイ
ト処理を行うために、プログラム処理によつて、
例えば所定ステツプのNOP（No Operation）命
令を動作させることにより、WAIT時間を作動
させる（N4ステツプ）。
上記N2ステツプにおける判定の結果、カウン
トが偶数回であれば、通常の割込み処理又は直ち
に割込み処理を完了する（N5ステツプ）。
上述の処理後、回数を１カウントアツプして
（N6ステツプ）、上記退避したRAMのレジスタを
再び処理するための復帰動作を行い、割込み動作
が完了する（N7ステツプ）。
なお、上記実施例では、マイクロプロセツサ
CPUの見かけの処理速度を基本と低速の２段階
で切換可能としたが、低速の方を２段階以上にし
処理速度の選択の幅を広げることも考えられる。
例えば、割込み信号２回につき１回の割合で時
間待ち処理を行う場合と、割込み信号10回につき
１回の割合で時間待ち処理を行う場合とを選択可
能とすることが想到される。
〈効果〉 以上のように本発明のデータ処理装置によれ
ば、特にハードウエアを追加しなくても、簡単な
制御プログラムを付加するだけで、使用するプロ
グラム内容に応じた処理速度を使用者が選択する
ことが出来る。
【図面の簡単な説明】
第１図は本発明の実施例に係るデータ処理装置
のブロツク構成図、第２図及び第３図は前記デー
タ処理装置の処理を示すフローチヤート、第４図
は前記データ処理装置の表示内容を示す図であ
る。 １…CPU、２…発振器、３…分周回路、４…
ラツチ回路、５…キーボード装置、６…ビデオメ
モリ、７…LCDデイスプレイ。

Claims (1)

  1. 【特許請求の範囲】 １ クロツク発振器の発振信号に基づき動作する
    マイクロプロセツサを備えるデータ処理装置にお
    いて、 前記クロツク発振器のクロツク信号に基づいて
    所定時間毎に出力する割込み要求信号に応じてマ
    イクロプロセツサに割込み信号を発生する発生手
    段と、前記データ処理装置の選択可能な処理速度
    を選択設定するための処理速度入力手段と、前記
    入力手段により設定された処理速度モードを記憶
    保持するモード保持手段と、前記モード保持手段
    の出力に基づき少なくとも前記割込み信号の所定
    数毎に時間待ち処理を介在させるか否かを制御す
    る制御手段と を具備するデータ処理装置。
JP60163222A 1985-07-22 1985-07-22 デ−タ処理装置 Granted JPS6222128A (ja)

Priority Applications (4)

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JP60163222A JPS6222128A (ja) 1985-07-22 1985-07-22 デ−タ処理装置
EP86110006A EP0215236B1 (en) 1985-07-22 1986-07-21 Data processing machine
DE8686110006T DE3674307D1 (de) 1985-07-22 1986-07-21 Datenverarbeitungsanlage.
US07/244,569 US4981296A (en) 1985-07-22 1988-09-12 Data processing machine with interrupt control for varying processing speed

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