JPH01274475A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01274475A JPH01274475A JP63103518A JP10351888A JPH01274475A JP H01274475 A JPH01274475 A JP H01274475A JP 63103518 A JP63103518 A JP 63103518A JP 10351888 A JP10351888 A JP 10351888A JP H01274475 A JPH01274475 A JP H01274475A
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- forming
- polycrystalline silicon
- pattern
- etching
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/26—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
- H10P50/264—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means
- H10P50/266—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only
- H10P50/267—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas
- H10P50/268—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas of silicon-containing layers
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- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に関するもので、特にＭ
ＯＳ型ＦＥＴに使用されるものである。
ＯＳ型ＦＥＴに使用されるものである。
（従来の技術）
最近は、はとんどのＭＯＳ型ＦＥＴに多結晶シリコンゲ
ートが使用されるようになった。そして、前記多結晶シ
リコンゲートの形成は、ＭＯＳ型ＦＥＴの微細化による
制約から、加工精度の高１、）ＲＩＥを使うのが一般的
である。
ートが使用されるようになった。そして、前記多結晶シ
リコンゲートの形成は、ＭＯＳ型ＦＥＴの微細化による
制約から、加工精度の高１、）ＲＩＥを使うのが一般的
である。
そこで、このようなＲＩＥを用いた従来のＭＯＳ型ＦＥ
Ｔの製造方法を第３図（ａ） 〜（ｇ）を参照して説明
する。
Ｔの製造方法を第３図（ａ） 〜（ｇ）を参照して説明
する。
まず、（ａ）図に示すようにｐ型シリコン基板４１上に
酸化膜（図示せず）を形成し、前記酸化膜上にＳｉ３Ｎ
４膜（図示せず）を形成する。そして、前記Ｓｉ３Ｎ４
膜をＲＩＨにより、＜ターニングした後、このＳｉ３Ｎ
４膜をマスクにしてボロン（Ｂ）をイオン注入し、チャ
ネルストップ用領域４２を形成する。続いて、選択酸化
を行い前記領域４２上にはフィールド酸化膜４３を形成
し、その後、前記酸化膜及びＳｉ３Ｎ４膜を除去する。
酸化膜（図示せず）を形成し、前記酸化膜上にＳｉ３Ｎ
４膜（図示せず）を形成する。そして、前記Ｓｉ３Ｎ４
膜をＲＩＨにより、＜ターニングした後、このＳｉ３Ｎ
４膜をマスクにしてボロン（Ｂ）をイオン注入し、チャ
ネルストップ用領域４２を形成する。続いて、選択酸化
を行い前記領域４２上にはフィールド酸化膜４３を形成
し、その後、前記酸化膜及びＳｉ３Ｎ４膜を除去する。
次に、（ｂ）図に示すように前記シリコン基板４１上に
ゲート酸化膜４４を形成する。次に、（ｃ）図に示すよ
うに全面に多結晶シリコン膜４５を堆積形成した後、こ
の多結晶シリコン膜４５に不純物のドープを行なう。次
に、（ｄ）図に示すようにＲＩＥを用いて前記多結晶シ
リコン膜４５を選択的に工・ツチングし、多結晶シリコ
ンパターン４５ａ 、 ４５ｂを形成する。次に、（ｅ
）図に示すようにゲート？Ｉｉ極となる前記多結晶シリ
コンパターン４５ａ上にレジストパターン４Ｂを形成す
る。その後、前記レジストパターン４６をマスクにして
ヒ素（Ａｓ）をイオン注入し、アニールを行なって、ソ
ース又はドレイン領域としての拡散層領域４７を形成す
る。次に、（ｆ）図に示すように前記レジストノくター
ン４６を除去する。次に、（ｇ）図に示すように前記拡
散層領域４７とチャネル領域との接続を取るために、低
濃度のリン（Ｐ）をゲート電極となる前記多結晶シリコ
ンパターン４５ａをマスクにしてセルファラインでイオ
ン注入し、ソース又はドレイン領域としての低濃度の拡
散層領域４８を形成する。
ゲート酸化膜４４を形成する。次に、（ｃ）図に示すよ
うに全面に多結晶シリコン膜４５を堆積形成した後、こ
の多結晶シリコン膜４５に不純物のドープを行なう。次
に、（ｄ）図に示すようにＲＩＥを用いて前記多結晶シ
リコン膜４５を選択的に工・ツチングし、多結晶シリコ
ンパターン４５ａ 、 ４５ｂを形成する。次に、（ｅ
）図に示すようにゲート？Ｉｉ極となる前記多結晶シリ
コンパターン４５ａ上にレジストパターン４Ｂを形成す
る。その後、前記レジストパターン４６をマスクにして
ヒ素（Ａｓ）をイオン注入し、アニールを行なって、ソ
ース又はドレイン領域としての拡散層領域４７を形成す
る。次に、（ｆ）図に示すように前記レジストノくター
ン４６を除去する。次に、（ｇ）図に示すように前記拡
散層領域４７とチャネル領域との接続を取るために、低
濃度のリン（Ｐ）をゲート電極となる前記多結晶シリコ
ンパターン４５ａをマスクにしてセルファラインでイオ
ン注入し、ソース又はドレイン領域としての低濃度の拡
散層領域４８を形成する。
このように、ＲＩＥはその加工精度の良さから、微細化
の進んだＭＯＳ型ＦＥＴにおける多結晶シリコンゲート
の形成に好適である。しかし、前記ＲＩＥにはプラズマ
支援による化学反応とイオン衝撃による物理的効果の両
方がエツチングに作用しており、プラズマ中に存在する
種々のエネルギーをもった粒子（イオン、電子、光子）
は、前記多結晶シリコンゲート付近のゲート酸化膜やゲ
ート酸化膜と基板との界面に損傷を与えている。
の進んだＭＯＳ型ＦＥＴにおける多結晶シリコンゲート
の形成に好適である。しかし、前記ＲＩＥにはプラズマ
支援による化学反応とイオン衝撃による物理的効果の両
方がエツチングに作用しており、プラズマ中に存在する
種々のエネルギーをもった粒子（イオン、電子、光子）
は、前記多結晶シリコンゲート付近のゲート酸化膜やゲ
ート酸化膜と基板との界面に損傷を与えている。
たとえば、エネルギーをもったイオンの衝撃に起因する
原子配列の変位による損傷、また、プラズマ中からの遠
紫外線や対向電極から発生した軟Ｘ線に起因するゲート
酸化膜中の１次イオン化にともなう電子−正孔対の発生
、さらに、前記原子配列の変位や１次イオン化によって
発生した電子が、２次イオン化による前記ゲート酸化膜
中の欠陥と相互作用を起こすなどである。これによって
、前記ゲート電極付近のゲート酸化膜やゲート酸化膜と
基板との界面に損傷が入り、ＭＯＳ型ＦＥＴの信頼性を
低ドさせている。
原子配列の変位による損傷、また、プラズマ中からの遠
紫外線や対向電極から発生した軟Ｘ線に起因するゲート
酸化膜中の１次イオン化にともなう電子−正孔対の発生
、さらに、前記原子配列の変位や１次イオン化によって
発生した電子が、２次イオン化による前記ゲート酸化膜
中の欠陥と相互作用を起こすなどである。これによって
、前記ゲート電極付近のゲート酸化膜やゲート酸化膜と
基板との界面に損傷が入り、ＭＯＳ型ＦＥＴの信頼性を
低ドさせている。
なお、はとんどの損傷はアニールを行なうことによって
回復するが、回復しなかった損傷については有効な対策
が考えられていない。
回復するが、回復しなかった損傷については有効な対策
が考えられていない。
（発明が解決しようとする課題）
このように、従来の半導体装置の製造方法では、ＭＯＳ
型ＦＥＴの多結晶シリコンゲートの形成にＲＩＥを用い
ていたため、前記多結晶シリコンゲート付近のゲート酸
化膜やゲート酸化膜と基板との界面に種々の損傷を与え
る欠点がある。
型ＦＥＴの多結晶シリコンゲートの形成にＲＩＥを用い
ていたため、前記多結晶シリコンゲート付近のゲート酸
化膜やゲート酸化膜と基板との界面に種々の損傷を与え
る欠点がある。
よって、本発明の目的は、多結晶シリコンゲート付近の
ゲート酸化膜やゲート酸化膜と基板との界面に損傷がな
い高信頼性のＭＯＳ型ＦＥＴを形成できる半導体装置の
製造方法を提供することである。
ゲート酸化膜やゲート酸化膜と基板との界面に損傷がな
い高信頼性のＭＯＳ型ＦＥＴを形成できる半導体装置の
製造方法を提供することである。
［発明の構成コ
（課題を解決するための手段とその作用）上記目的を達
成するために本発明の製造方法は、ＭＯＳ型ＦＥＴを形
成する工程において、半導体基板上にゲート絶縁膜を形
成し、前記ゲート絶縁膜上にゲート電極となる第１の膜
を形成し、前記第１の膜上にこの第１の膜とは異なりゲ
ート電極となる第２の膜を形成し、前記第２の膜上に前
記第１の膜と同種でゲート電極となる第３の膜を形成し
、前記第３の膜上に絶縁膜を形成する。
成するために本発明の製造方法は、ＭＯＳ型ＦＥＴを形
成する工程において、半導体基板上にゲート絶縁膜を形
成し、前記ゲート絶縁膜上にゲート電極となる第１の膜
を形成し、前記第１の膜上にこの第１の膜とは異なりゲ
ート電極となる第２の膜を形成し、前記第２の膜上に前
記第１の膜と同種でゲート電極となる第３の膜を形成し
、前記第３の膜上に絶縁膜を形成する。
そして、前記絶縁膜を選択的に除去して絶縁膜パターン
を形成した後、この絶縁膜パターンをマスクにして前記
第３の膜を異方性エツチングにより選択的に除去し、さ
らに前記絶縁膜パターンをマスクにして前記第２の膜を
選択的に除去する。次に、全面に第４の膜を形成した後
、異方性エツチングにより前記第４の膜及び第１の膜を
エツチングし、前記第４の膜を前記絶縁膜パターン、第
３の膜及び第２の膜の側壁部に残存させるとともに、前
記第１の膜を前記残存する第４の膜の下部に残存させる
。そして最後に、等方性エツチングにより前記残存する
第４の膜及びその下部の第１の膜を除去している。
を形成した後、この絶縁膜パターンをマスクにして前記
第３の膜を異方性エツチングにより選択的に除去し、さ
らに前記絶縁膜パターンをマスクにして前記第２の膜を
選択的に除去する。次に、全面に第４の膜を形成した後
、異方性エツチングにより前記第４の膜及び第１の膜を
エツチングし、前記第４の膜を前記絶縁膜パターン、第
３の膜及び第２の膜の側壁部に残存させるとともに、前
記第１の膜を前記残存する第４の膜の下部に残存させる
。そして最後に、等方性エツチングにより前記残存する
第４の膜及びその下部の第１の膜を除去している。
また、ＭＯＳ型ＦＥＴを形成する工程において、半導体
基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に
ゲート電極となる第１の膜を形成し、前記第１の膜上に
絶縁膜を形成する。そして、前記絶縁膜を選択的に除去
して絶縁膜パターンを形成した後、前記絶縁膜パターン
をマスクにして異方性エツチングにより前記第１の膜を
途中までエツチングする。次に、全面に第２の膜を形成
した後、異方性エツチングにより前記第２の膜及び第１
の膜をエツチングし、前記第２の膜を前記絶縁膜パター
ン及び第１の膜の側壁部に残存させるとともに、前記第
１の膜を前記残存する第２の膜の下部に残存させる。そ
して最後に、等方性エツチングにより前記残存する第２
の膜及びその下部の第１の膜を除去してもよい。
基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に
ゲート電極となる第１の膜を形成し、前記第１の膜上に
絶縁膜を形成する。そして、前記絶縁膜を選択的に除去
して絶縁膜パターンを形成した後、前記絶縁膜パターン
をマスクにして異方性エツチングにより前記第１の膜を
途中までエツチングする。次に、全面に第２の膜を形成
した後、異方性エツチングにより前記第２の膜及び第１
の膜をエツチングし、前記第２の膜を前記絶縁膜パター
ン及び第１の膜の側壁部に残存させるとともに、前記第
１の膜を前記残存する第２の膜の下部に残存させる。そ
して最後に、等方性エツチングにより前記残存する第２
の膜及びその下部の第１の膜を除去してもよい。
このような半導体装置の製造方法によれば、ＭＯＳ型Ｆ
ＥＴを形成する工程において、ゲート電極の形成を、ま
ず加工精度の優れた異方性エツチングにより行い、最終
加工を等方性エツチングにより行っているので、前記ゲ
ート電極付近のゲート絶縁膜における種々の損傷をなく
すことができ、高信頼性の前記ＭＯＳ型ＦＥＴを提供す
ることができる。
ＥＴを形成する工程において、ゲート電極の形成を、ま
ず加工精度の優れた異方性エツチングにより行い、最終
加工を等方性エツチングにより行っているので、前記ゲ
ート電極付近のゲート絶縁膜における種々の損傷をなく
すことができ、高信頼性の前記ＭＯＳ型ＦＥＴを提供す
ることができる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（ａ） 〜（ｅ）は、本発明のＭＯＳ型ＦＥＴの
製造方法を示したものである。
製造方法を示したものである。
まず、（ａ）図に示すようにｐ型シリコン基板１上に酸
化膜（図示せず）を形成し、前記酸化膜上にＳｉ３Ｎ４
膜（図示せず）を形成する。そして、前記Ｓｉ３Ｎ４膜
をＲＩＥによりバターニングした後、前記Ｓ ｉ ３
Ｎ、４膜をマスクにしてボロン（Ｂ）をイオン注入し、
チャネルストップ用領域２を形成する。続いて、選択酸
化を行い前記領域２上にフィールド酸化膜３を１０００
０人程度形堆積る。さらに、前記酸化膜及びＳｉ３Ｎ４
膜を除去した後、ゲート酸化膜４を３００人程変形成し
、全面にリン（Ｐ）をドープした多結晶シリコン膜５ａ
を１０００人程度堆積形成する。また、前記多結晶シリ
コン膜５ａ上にはＳｉ３Ｎ４膜５１）を５０人程度形成
し、このＳｉ３Ｎ４膜５ｂ上にはリンをドープした多結
晶シリコン膜５ｃを３０００人程度堆積形成する。なお
、これらの多結晶シリコン膜５ａ、 ５ｅは不純物を含
まない多結晶シリコン膜を堆積形成した後、リン拡散を
行い不純物をドープしてもよい。さらに、前記多結晶シ
リコン膜５ｃ上には５ｉ０２膜６を４０００人程度堆積
形成する。次に、（ｂ）図に示すようにレジストパター
ン（図示せず）をマスクにして、異方性エツチングを行
ない前記５ｉ０２膜Ｂのパターンを形成する。さらに、
前記レジストパターンを除去した後、前記５ｉ０２膜６
のパターンをマスクにして前記多結晶シリコン膜５ｃを
異方性エツチングにより選択的に除去する。さらに、前
記Ｓｉ３Ｎ４膜５ｂを選択的に除去する。次に、（Ｃ）
図に示すように全面に多結晶シリコン膜７を堆積形成す
る。次に、（ｄ）図に示すように異方性エツチングによ
り前記多結晶シリコン膜７，５ａをエツチングすると前
記多結晶シリコン膜７によるサイドウオール７ａ。
化膜（図示せず）を形成し、前記酸化膜上にＳｉ３Ｎ４
膜（図示せず）を形成する。そして、前記Ｓｉ３Ｎ４膜
をＲＩＥによりバターニングした後、前記Ｓ ｉ ３
Ｎ、４膜をマスクにしてボロン（Ｂ）をイオン注入し、
チャネルストップ用領域２を形成する。続いて、選択酸
化を行い前記領域２上にフィールド酸化膜３を１０００
０人程度形堆積る。さらに、前記酸化膜及びＳｉ３Ｎ４
膜を除去した後、ゲート酸化膜４を３００人程変形成し
、全面にリン（Ｐ）をドープした多結晶シリコン膜５ａ
を１０００人程度堆積形成する。また、前記多結晶シリ
コン膜５ａ上にはＳｉ３Ｎ４膜５１）を５０人程度形成
し、このＳｉ３Ｎ４膜５ｂ上にはリンをドープした多結
晶シリコン膜５ｃを３０００人程度堆積形成する。なお
、これらの多結晶シリコン膜５ａ、 ５ｅは不純物を含
まない多結晶シリコン膜を堆積形成した後、リン拡散を
行い不純物をドープしてもよい。さらに、前記多結晶シ
リコン膜５ｃ上には５ｉ０２膜６を４０００人程度堆積
形成する。次に、（ｂ）図に示すようにレジストパター
ン（図示せず）をマスクにして、異方性エツチングを行
ない前記５ｉ０２膜Ｂのパターンを形成する。さらに、
前記レジストパターンを除去した後、前記５ｉ０２膜６
のパターンをマスクにして前記多結晶シリコン膜５ｃを
異方性エツチングにより選択的に除去する。さらに、前
記Ｓｉ３Ｎ４膜５ｂを選択的に除去する。次に、（Ｃ）
図に示すように全面に多結晶シリコン膜７を堆積形成す
る。次に、（ｄ）図に示すように異方性エツチングによ
り前記多結晶シリコン膜７，５ａをエツチングすると前
記多結晶シリコン膜７によるサイドウオール７ａ。
７ｂが形成される。続いて、セルファラインによりヒ素
（Ａｓ）を加速エネルギー７０ＫｅＶ、 ドーズ量Ｉ
Ｘ １０１５ｃ＋ａ−２の条件でイオン注入し、ソース
又はドレイン領域としての拡散層領域８を形成する。次
に（ｅ）図に示すように等方性エツチングにより前記サ
イドウオール７ａ、 ７ｂ及びその直下の多結晶シリコ
ン膜５ａを除去する。その後、前記拡散層領域８とチャ
ネル領域との接続を取るために、低濃度のリンを５０Ｋ
ｅＶ、１．５Ｘ１０”ｅｌ−２の条件でイオン注入し、
ソース又はドレイン領域としての低濃度の拡散層領域９
を形成する。
（Ａｓ）を加速エネルギー７０ＫｅＶ、 ドーズ量Ｉ
Ｘ １０１５ｃ＋ａ−２の条件でイオン注入し、ソース
又はドレイン領域としての拡散層領域８を形成する。次
に（ｅ）図に示すように等方性エツチングにより前記サ
イドウオール７ａ、 ７ｂ及びその直下の多結晶シリコ
ン膜５ａを除去する。その後、前記拡散層領域８とチャ
ネル領域との接続を取るために、低濃度のリンを５０Ｋ
ｅＶ、１．５Ｘ１０”ｅｌ−２の条件でイオン注入し、
ソース又はドレイン領域としての低濃度の拡散層領域９
を形成する。
なお、上記ＭＯＳＦＦＥＴの拡散層領域の形成は、第１
図（ｂ）において、５ｌｏ２膜６のパターンをマスクに
して多結晶シリコン膜５Ｃ及びＳｉ３Ｎ４膜５ｂを選択
的に除去した後、低濃度のリンをイオン注入する。そし
て、第１図（Ｃ）において、全面に多結晶シリコン膜７
を堆積形成した後、又は第１図（ｄ）において、サイド
ウオール７ａ、 ７ｂを形成した後に高濃度のヒ素をイ
オン注入してもよい。また、第１図（Ｃ）において、仝
而に多結晶シリコン膜７を堆積形成した後、高濃度のヒ
素をイオン注入する。そして、第１図（ｅ）において、
等方性エツチングによりサイドウオール７ａ、 ７ｂ及
びその直下の多結晶シリコン膜５ａを除去した後、低濃
度のリンをイオン注入してもよい。
図（ｂ）において、５ｌｏ２膜６のパターンをマスクに
して多結晶シリコン膜５Ｃ及びＳｉ３Ｎ４膜５ｂを選択
的に除去した後、低濃度のリンをイオン注入する。そし
て、第１図（Ｃ）において、全面に多結晶シリコン膜７
を堆積形成した後、又は第１図（ｄ）において、サイド
ウオール７ａ、 ７ｂを形成した後に高濃度のヒ素をイ
オン注入してもよい。また、第１図（Ｃ）において、仝
而に多結晶シリコン膜７を堆積形成した後、高濃度のヒ
素をイオン注入する。そして、第１図（ｅ）において、
等方性エツチングによりサイドウオール７ａ、 ７ｂ及
びその直下の多結晶シリコン膜５ａを除去した後、低濃
度のリンをイオン注入してもよい。
このようなＭＯＳ型ＦＥＴの製造方法によれば、セルフ
ァラインでＬＤＤ構造が形成できるとともに、ゲート電
極の形成において、最終的なエツチングを等方性エツチ
ングにより行なっているので、前記ゲート電極付近のゲ
ート絶縁膜には異方性エツチングによる損傷を与えるこ
とがない。
ァラインでＬＤＤ構造が形成できるとともに、ゲート電
極の形成において、最終的なエツチングを等方性エツチ
ングにより行なっているので、前記ゲート電極付近のゲ
ート絶縁膜には異方性エツチングによる損傷を与えるこ
とがない。
第２図（ａ）〜（ｅ）は、本発明の他の実施例に係わる
ＭＯＳ型ＦＥＴの製造方法を示している。
ＭＯＳ型ＦＥＴの製造方法を示している。
第２図において、前記第１図に示す製造方法と同一方法
により形成される部分には同じ符号が付しである。まず
、（ａ）図に示すようにｐ型シリコン基板１上にチャネ
ルストップ用領域２、フィールド酸化膜３及びゲート酸
化膜４を形成する。
により形成される部分には同じ符号が付しである。まず
、（ａ）図に示すようにｐ型シリコン基板１上にチャネ
ルストップ用領域２、フィールド酸化膜３及びゲート酸
化膜４を形成する。
次に、リンをドープした多結晶シリコン膜１０を全面に
４０００人程度堆積形成する。なお、この多輸品シリコ
ン膜１０は不純物を含まない多結晶シリコン膜を堆積形
成した後、リンの熱拡散を行って不純物をドープしても
よい。さらに、前記多結晶シリコン膜ＩＯ上には５ｔｏ
２膜１１を４０００人程度堆積形成する。次に、（ｂ）
図に示すようにレジストパターン（図示せず）をマスク
にして、異方性エツチングを行ない前記５ｉ０２膜１１
のパターンを形成する。さらに、前記レジストパターン
を除去した後、前記５ｉ０２膜１１のパターンをマスク
にして、異方性エツチングにより前記多結晶シリコン膜
１０を３０００人程度除去する。次に、（Ｃ）図に示す
ように全面に多結晶シリコン膜１２を堆積形成する。次
に、（ｄ）図に示すように異方性エツチングにより前記
多結晶シリコン膜１２゜１０をエツチングすると、前記
多結晶シリコン膜１２のサイドウオール１２ａ 、 １
２ｂが形成される。続いて、セルファラインによりヒ素
を加速エネルギー７０ＫｅＶ、ドーズ量ＩＸ１ｌＸ１０
１５ａの条件でイオン注入し、ソース又はドレイン領域
としての拡散層領域１３を形成する。次に（ｅ）図に示
すようにケミカルドライエツチングにより前記サイドウ
オール１２ａ 、 １２ｂ及びその直下の多結晶シリコ
ン膜１０を除去する。その後、前記拡散層領域１３とチ
ャネル領域との接続を取るために、低濃度のリンを５０
ＫｅＶ、１．５．Ｘ１０】３ｃＩＩｌ−２の条件でイオ
ン注入し、ソース又はドレイン領域としての低濃度の拡
散層領域１４を形成する。
４０００人程度堆積形成する。なお、この多輸品シリコ
ン膜１０は不純物を含まない多結晶シリコン膜を堆積形
成した後、リンの熱拡散を行って不純物をドープしても
よい。さらに、前記多結晶シリコン膜ＩＯ上には５ｔｏ
２膜１１を４０００人程度堆積形成する。次に、（ｂ）
図に示すようにレジストパターン（図示せず）をマスク
にして、異方性エツチングを行ない前記５ｉ０２膜１１
のパターンを形成する。さらに、前記レジストパターン
を除去した後、前記５ｉ０２膜１１のパターンをマスク
にして、異方性エツチングにより前記多結晶シリコン膜
１０を３０００人程度除去する。次に、（Ｃ）図に示す
ように全面に多結晶シリコン膜１２を堆積形成する。次
に、（ｄ）図に示すように異方性エツチングにより前記
多結晶シリコン膜１２゜１０をエツチングすると、前記
多結晶シリコン膜１２のサイドウオール１２ａ 、 １
２ｂが形成される。続いて、セルファラインによりヒ素
を加速エネルギー７０ＫｅＶ、ドーズ量ＩＸ１ｌＸ１０
１５ａの条件でイオン注入し、ソース又はドレイン領域
としての拡散層領域１３を形成する。次に（ｅ）図に示
すようにケミカルドライエツチングにより前記サイドウ
オール１２ａ 、 １２ｂ及びその直下の多結晶シリコ
ン膜１０を除去する。その後、前記拡散層領域１３とチ
ャネル領域との接続を取るために、低濃度のリンを５０
ＫｅＶ、１．５．Ｘ１０】３ｃＩＩｌ−２の条件でイオ
ン注入し、ソース又はドレイン領域としての低濃度の拡
散層領域１４を形成する。
なお、上記ＭＯＳ型ＦＥＴの拡散層領域の形成は、第２
図（ｂ）において、５ｉ０２膜１１のパターンをマスク
にして多結晶シリコン膜１０を異方性エツチングにより
３０００人程度選択的に除去した後、低濃度のリンをイ
オン注入する。そして、第２図（Ｃ）において、全面に
多結晶シリコン膜１２を堆積形成した後、又は第２図（
ｄ）において、サイドウオール１２ａ 、 １２ｂを形
成した後に高濃度のヒ素をイオン注入してもよい。また
、第２図（Ｃ）において、全面に多結晶シリコン膜１２
を堆積形成した後、高濃度のヒ素をイオン注入する。
図（ｂ）において、５ｉ０２膜１１のパターンをマスク
にして多結晶シリコン膜１０を異方性エツチングにより
３０００人程度選択的に除去した後、低濃度のリンをイ
オン注入する。そして、第２図（Ｃ）において、全面に
多結晶シリコン膜１２を堆積形成した後、又は第２図（
ｄ）において、サイドウオール１２ａ 、 １２ｂを形
成した後に高濃度のヒ素をイオン注入してもよい。また
、第２図（Ｃ）において、全面に多結晶シリコン膜１２
を堆積形成した後、高濃度のヒ素をイオン注入する。
そして、第２図（ｅ）において、等方性エツチングによ
りサイドウオール１２ａ 、 １２ｂ及びその直下の多
結晶シリコン膜１０を除去した後、低濃度のリンをイオ
ン注入してもよい。
りサイドウオール１２ａ 、 １２ｂ及びその直下の多
結晶シリコン膜１０を除去した後、低濃度のリンをイオ
ン注入してもよい。
このようなＭＯＳ型ＦＥＴの製造方法によれば、セルフ
ァラインでＬＤＤ構造が形成できるとともに、多結晶シ
リコンゲートの形成において、最終的なエツチングをケ
ミカルドライエツチングにより行なっているので、前記
多結晶シリコンゲート付近のゲート絶縁膜には損傷を与
えない。
ァラインでＬＤＤ構造が形成できるとともに、多結晶シ
リコンゲートの形成において、最終的なエツチングをケ
ミカルドライエツチングにより行なっているので、前記
多結晶シリコンゲート付近のゲート絶縁膜には損傷を与
えない。
第３図に示す図は、従来の製造方法により形成したＭＯ
Ｓ型ＦＥＴと本発明の製造方法により形成したＭＯＳ型
ＦＥＴにおける、駆動時間によるしきい値電圧の変動を
調べたものである。なお、実験は、チャネル長が２．０
ｔｎａのＭＯＳ型ＦＥＴで行い、ゲート電圧５Ｖ、
ドレイン電圧５ｖの条件で、１０００時間まで駆動させ
、途中７回測定している。
Ｓ型ＦＥＴと本発明の製造方法により形成したＭＯＳ型
ＦＥＴにおける、駆動時間によるしきい値電圧の変動を
調べたものである。なお、実験は、チャネル長が２．０
ｔｎａのＭＯＳ型ＦＥＴで行い、ゲート電圧５Ｖ、
ドレイン電圧５ｖの条件で、１０００時間まで駆動させ
、途中７回測定している。
図示するように、１０００時間駆動させた場合のしきい
値電圧は、従来の製造方法では１０％以上も変動してい
たのに対し、本発明の製造方法では１％程度に押えられ
ており、本発明のＭＯＳ型ＦＥＴは非常に信頼性が高く
なっていることがわかる。
値電圧は、従来の製造方法では１０％以上も変動してい
たのに対し、本発明の製造方法では１％程度に押えられ
ており、本発明のＭＯＳ型ＦＥＴは非常に信頼性が高く
なっていることがわかる。
［発明の効果］
以上、説明したように本発明の半導体装置の製造方法に
よれば次のような効果を奏する。
よれば次のような効果を奏する。
ＭＯＳ型ＦＥＴを形成する際に、ゲート電極の形成を、
まず加工精度の優れた異方性エツチングにより行い、最
終加工を等方性エツチングにより行っているので、異方
性エツチングによる前記ゲート電極付近のゲート絶縁膜
における種々の損傷をなくすことができ、信頼性の高い
ＭＯＳ型ＦＥＴを提供できる。
まず加工精度の優れた異方性エツチングにより行い、最
終加工を等方性エツチングにより行っているので、異方
性エツチングによる前記ゲート電極付近のゲート絶縁膜
における種々の損傷をなくすことができ、信頼性の高い
ＭＯＳ型ＦＥＴを提供できる。
第１図は本発明の一実施例に係わる半導体装置の製造方
法について説明するための断面図、第２図は本発明の他
の実施例に係わる半導体装置の製造方法について説明す
るための断面図、第３図は従来の製造方法で形成された
ＭＯＳ型ＦＥＴと本発明の製造方法で形成されたＭＯＳ
型ＦＥＴにおける、駆動時間に対するしきい値の変動を
比較して説明するための図、第４図は従来の半導体装置
の製造方法について説明するための断面図である。 ４・・・ゲート酸化膜、５ａ、 ５ｃ、 ７．１０．
１２−・・多結晶シリコン膜、５ｂ・・・Ｓｉ３Ｎ４膜
、６，１１・・・５ｉ０２膜 出願人代理人 弁理士 鈴江武彦 第１図 第２図 駆動時間 （時間） 第３図 第４図 第４図
法について説明するための断面図、第２図は本発明の他
の実施例に係わる半導体装置の製造方法について説明す
るための断面図、第３図は従来の製造方法で形成された
ＭＯＳ型ＦＥＴと本発明の製造方法で形成されたＭＯＳ
型ＦＥＴにおける、駆動時間に対するしきい値の変動を
比較して説明するための図、第４図は従来の半導体装置
の製造方法について説明するための断面図である。 ４・・・ゲート酸化膜、５ａ、 ５ｃ、 ７．１０．
１２−・・多結晶シリコン膜、５ｂ・・・Ｓｉ３Ｎ４膜
、６，１１・・・５ｉ０２膜 出願人代理人 弁理士 鈴江武彦 第１図 第２図 駆動時間 （時間） 第３図 第４図 第４図
Claims (2)
- （１）ＭＯＳ型ＦＥＴを形成する工程において、半導体
基板上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上にゲート電極となる第１の膜を形成する工程と、
前記第１の膜上にこの第１の膜とは異種でゲート電極と
なる第２の膜を形成する工程と、前記第２の膜上に前記
第１の膜と同種でゲート電極となる第３の膜を形成する
工程と、前記第３の膜上に絶縁膜を形成する工程と、前
記絶縁膜を選択的に除去して絶縁膜パターンを形成する
工程と、この絶縁膜パターンをマスクにして前記第３の
膜を異方性エッチングにより選択的に除去する工程と、
前記絶縁膜パターンをマスクにして前記第２の膜を選択
的に除去する工程と、全面に第４の膜を形成する工程と
、異方性エッチングにより前記第４の膜及び第１の膜を
エッチングし、前記第４の膜を前記絶縁膜パターン、第
３の膜及び第２の膜の側壁部に残存させるとともに、前
記第１の膜を前記残存する第４の膜の下部に残存させる
工程と、等方性エッチングにより前記残存する第４の膜
及びその下部の第１の膜を除去する工程とを具備するこ
とを特徴とする半導体装置の製造方法。 - （２）ＭＯＳ型ＦＥＴを形成する工程において、半導体
基板上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上にゲート電極となる第１の膜を形成する工程と、
前記第１の膜上に絶縁膜を形成する工程と、前記絶縁膜
を選択的に除去して絶縁膜パターンを形成する工程と、
この絶縁膜パターンをマスクにして異方性エッチングに
より前記第１の膜を途中までエッチングする工程と、全
面に第２の膜を形成する工程と、異方性エッチングによ
り前記第２の膜及び第１の膜をエッチングし、前記第２
の膜を前記絶縁膜パターン及び第１の膜の側壁部に残存
させるとともに、前記第１の膜を前記残存する第２の膜
の下部に残存させる工程と、等方性エッチングにより前
記残存する第２の膜及びその下部の第１の膜を除去する
工程とを具備することを特徴とする半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63103518A JPH0666466B2 (ja) | 1988-04-26 | 1988-04-26 | 半導体装置の製造方法 |
| US07/341,175 US5032535A (en) | 1988-04-26 | 1989-04-21 | Method of manufacturing semiconductor device |
| US07/653,482 US5238859A (en) | 1988-04-26 | 1991-02-12 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63103518A JPH0666466B2 (ja) | 1988-04-26 | 1988-04-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01274475A true JPH01274475A (ja) | 1989-11-02 |
| JPH0666466B2 JPH0666466B2 (ja) | 1994-08-24 |
Family
ID=14356164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63103518A Expired - Fee Related JPH0666466B2 (ja) | 1988-04-26 | 1988-04-26 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5032535A (ja) |
| JP (1) | JPH0666466B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005129632A (ja) * | 2003-10-22 | 2005-05-19 | National Institute Of Advanced Industrial & Technology | Ｍｏｓｆｅｔ型半導体装置の製造方法 |
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| US5102815A (en) * | 1990-12-19 | 1992-04-07 | Intel Corporation | Method of fabricating a composite inverse T-gate metal oxide semiconductor device |
| US5282972A (en) * | 1991-12-18 | 1994-02-01 | Kelco Water Engineering, Inc. | Method and apparatus for recycling R/O waste water |
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| US8173532B2 (en) * | 2007-07-30 | 2012-05-08 | International Business Machines Corporation | Semiconductor transistors having reduced distances between gate electrode regions |
| CN101777494B (zh) * | 2009-01-09 | 2012-05-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR930007195B1 (ko) * | 1984-05-23 | 1993-07-31 | 가부시끼가이샤 히다찌세이사꾸쇼 | 반도체 장치와 그 제조 방법 |
| US4727038A (en) * | 1984-08-22 | 1988-02-23 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device |
| EP0218408A3 (en) * | 1985-09-25 | 1988-05-25 | Hewlett-Packard Company | Process for forming lightly-doped-grain (ldd) structure in integrated circuits |
| JPS63181378A (ja) * | 1987-01-22 | 1988-07-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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-
1988
- 1988-04-26 JP JP63103518A patent/JPH0666466B2/ja not_active Expired - Fee Related
-
1989
- 1989-04-21 US US07/341,175 patent/US5032535A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5032535A (en) | 1991-07-16 |
| JPH0666466B2 (ja) | 1994-08-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |