JPH0468805B2 - - Google Patents
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- Publication number
- JPH0468805B2 JPH0468805B2 JP7782582A JP7782582A JPH0468805B2 JP H0468805 B2 JPH0468805 B2 JP H0468805B2 JP 7782582 A JP7782582 A JP 7782582A JP 7782582 A JP7782582 A JP 7782582A JP H0468805 B2 JPH0468805 B2 JP H0468805B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- circuit
- signals
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
- G01R25/005—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller, or for passing one of the input signals as output signal
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measuring Phase Differences (AREA)
Description
【発明の詳細な説明】
本発明は検知増幅回路に関するもので、特に位
相の異なる信号間の位相差を検出する検知増幅回
路に関するものである。
相の異なる信号間の位相差を検出する検知増幅回
路に関するものである。
従来、位相の異なる信号間の位相差を検出する
には複数の検知増幅回路から構成され、各信号を
１つ１つ検知増幅回路で個別に検知増幅する回路
構成が知られている。
には複数の検知増幅回路から構成され、各信号を
１つ１つ検知増幅回路で個別に検知増幅する回路
構成が知られている。
しかしながら、このような従来の回路構成は各
検知増幅回路のオフセツト電圧により検知出力パ
ルスに位相誤差が発生すると言う欠点があつた。
検知増幅回路のオフセツト電圧により検知出力パ
ルスに位相誤差が発生すると言う欠点があつた。
例えば第１図ａに示す様な位相の90°異なる２
つの正弦波信号S1、S2を検出する場合リフアレ
ンス電圧を0Vに設定しても各検知増幅回路にａ
図中に破線で示したオフセツト電圧が有ると、検
知出力パルスP1、P2は第１図ｂに示すように本
来検知すべき時刻からΔt1及びΔt2だけずれて検
知され、位相誤差を生じる。検知すべき信号電圧
を数10ｍＶとし位相誤差許容範囲を±10％以内、
即ちデユーテイ50％の２つのパルスの間の位相差
を検出するに際して、パルスのHighの部分が時
間軸上である程度のマージンをもつて重なる為に
は検知増幅回路のオフセツト電圧許容範囲は数ｍ
Ｖ以下となり、電界効果型トランジスタで構成さ
れた検知増幅回路では、一般にオフセツト電圧が
数10ｍＶ存在するため、実現するのが困難であつ
た。
つの正弦波信号S1、S2を検出する場合リフアレ
ンス電圧を0Vに設定しても各検知増幅回路にａ
図中に破線で示したオフセツト電圧が有ると、検
知出力パルスP1、P2は第１図ｂに示すように本
来検知すべき時刻からΔt1及びΔt2だけずれて検
知され、位相誤差を生じる。検知すべき信号電圧
を数10ｍＶとし位相誤差許容範囲を±10％以内、
即ちデユーテイ50％の２つのパルスの間の位相差
を検出するに際して、パルスのHighの部分が時
間軸上である程度のマージンをもつて重なる為に
は検知増幅回路のオフセツト電圧許容範囲は数ｍ
Ｖ以下となり、電界効果型トランジスタで構成さ
れた検知増幅回路では、一般にオフセツト電圧が
数10ｍＶ存在するため、実現するのが困難であつ
た。
本発明の目的はオフセツト電圧があつても複数
の入力信号対の間で位相ずれを等しくすることに
より位相誤差を相殺するような新規な検知増幅回
路を提供することにある。
の入力信号対の間で位相ずれを等しくすることに
より位相誤差を相殺するような新規な検知増幅回
路を提供することにある。
本発明によれば、１対の入力と１対の出力を有
する１つの比較回路と、複数の入力信号とそのリ
フアレンス電圧あるいは前記入力信号と相補な信
号を入力する前記複数の入力信号と同数の入力端
子対と、該入力端子対と同数の出力保持回路群
と、一端をそれぞれ前記複数の信号が入力される
端子側に接続し、他端を共通接続し且つ共通接続
した該他端を前記比較回路の第１の入力に接続し
た前記入力端子対の同数の第１の入力トランスフ
アゲート群と、一端をそれぞれ前記入力端子対の
前記リフアレンス電圧あるいは前記相補な信号が
入力される端子に接続し、他端を共通接続し且つ
共通接続した該他端を前記比較回路の第２の入力
に接続した前記入力端子対と同数の第２の入力ト
ランスフアゲート群と、一端をそれぞれ前記出力
保持回路群の第１の入力に接続し、他端を共通接
続し且つ共通接続した該他端を前記比較回路の第
１の出力に接続した第１の出力トランスフアゲー
ト群と、一端をそれぞれ前記出力保持回路群の第
２の入力に接続し、他端を共通接続し且つ共通接
続した該他端を前記比較回路の第２の出力に接続
した第２の出力トランスフアゲート群とを備え、
回路動作の１周期を前記入力端子対と同数に分割
し、それぞれの分割された周期内で、前記入力端
子対に印加された前記複数の入力信号とそのリフ
アレンス電圧あるいは前記相補な信号を前記１対
の入力トランスフアゲートのゲートに入力クロツ
ク信号を印加することにより入力し、前記比較回
路を通つて出力された比較結果を、前記１対の出
力トランスフアゲートのゲートに出力クロツク信
号を印加することにより対応する前記出力保持回
路に出力する手段を備えたことを特徴とする検知
増幅回路が得られる。
する１つの比較回路と、複数の入力信号とそのリ
フアレンス電圧あるいは前記入力信号と相補な信
号を入力する前記複数の入力信号と同数の入力端
子対と、該入力端子対と同数の出力保持回路群
と、一端をそれぞれ前記複数の信号が入力される
端子側に接続し、他端を共通接続し且つ共通接続
した該他端を前記比較回路の第１の入力に接続し
た前記入力端子対の同数の第１の入力トランスフ
アゲート群と、一端をそれぞれ前記入力端子対の
前記リフアレンス電圧あるいは前記相補な信号が
入力される端子に接続し、他端を共通接続し且つ
共通接続した該他端を前記比較回路の第２の入力
に接続した前記入力端子対と同数の第２の入力ト
ランスフアゲート群と、一端をそれぞれ前記出力
保持回路群の第１の入力に接続し、他端を共通接
続し且つ共通接続した該他端を前記比較回路の第
１の出力に接続した第１の出力トランスフアゲー
ト群と、一端をそれぞれ前記出力保持回路群の第
２の入力に接続し、他端を共通接続し且つ共通接
続した該他端を前記比較回路の第２の出力に接続
した第２の出力トランスフアゲート群とを備え、
回路動作の１周期を前記入力端子対と同数に分割
し、それぞれの分割された周期内で、前記入力端
子対に印加された前記複数の入力信号とそのリフ
アレンス電圧あるいは前記相補な信号を前記１対
の入力トランスフアゲートのゲートに入力クロツ
ク信号を印加することにより入力し、前記比較回
路を通つて出力された比較結果を、前記１対の出
力トランスフアゲートのゲートに出力クロツク信
号を印加することにより対応する前記出力保持回
路に出力する手段を備えたことを特徴とする検知
増幅回路が得られる。
前記本発明の検知増幅回路の特徴は１つの比較
回路を時分割で用いて、入力した複数の信号間の
位相差を検出することである。そうすれば、比較
回路から出力された出力信号はどれも同じオフセ
ツト電圧を有することになり、等価的に出力信号
間の位相誤差がなくなるわけである。従つて電界
効果トランジスタを用いたオフセツト電圧の大き
い回路であつても検知増幅回路として使うことが
できる。
回路を時分割で用いて、入力した複数の信号間の
位相差を検出することである。そうすれば、比較
回路から出力された出力信号はどれも同じオフセ
ツト電圧を有することになり、等価的に出力信号
間の位相誤差がなくなるわけである。従つて電界
効果トランジスタを用いたオフセツト電圧の大き
い回路であつても検知増幅回路として使うことが
できる。
以下本発明について実施例を示す図面を参照し
て説明する。
て説明する。
第２図は本発明について一実施例を示す回路図
で入力端子対が２組の場合のものである。比較回
路１は入力２，３と出力４，５を有する。比較回
路の入力２は入力トランスフアゲート６，８の一
端に共通接続し、比較回路の入力３は入力トラン
スフアゲート７，９の一端に共通接続してある。
入力トランスフアゲート６，７のゲートはクロツ
クφ１に接続し、入力トランスフアゲート６の他
端は入力端子Ａに接続し、入力トランスフアゲー
ト７の他端は基準電圧源またはＡと相補の信号を
入力する端子に接続してある。入力トランスフ
アゲート８，９のゲートはクロツクφ３に接続
し、入力トランスフアゲート８の他端は第２の信
号を入力する入力端子Ｂに接続し、入力トランス
フアゲート９の他端は基準電圧源またはＢと相補
の信号を入力する端子に接続してある。比較回
路１の出力４は出力トランスフアゲート１０，１
２の一端に共通接続し、出力５は出力トランスフ
アゲート１１，１３の一端に共通接続してある。
トランスフアゲート１０，１１のゲートはクロツ
クφ２に接続し、出力トランスフアゲート１０の
他端は第１の出力保持回路１４の入力１５に接続
し、出力トランスフアゲート１１の他端は前記第
１の出力保持回路１４の入力１６に接続してあ
る。出力トランスフアゲート１２，１３のゲート
はクロツクφ４に接続し、出力トランスフアゲー
ト１２の他端は前記第２の出力保持回路１７の入
力１８に接続し、出力トランスフアゲート１３の
他端は第２の出力保持回路１７の入力１９に接続
してある。Ｑ１，Ｑ２はそれぞれ出力保持回路１
４，１７の出力である。
で入力端子対が２組の場合のものである。比較回
路１は入力２，３と出力４，５を有する。比較回
路の入力２は入力トランスフアゲート６，８の一
端に共通接続し、比較回路の入力３は入力トラン
スフアゲート７，９の一端に共通接続してある。
入力トランスフアゲート６，７のゲートはクロツ
クφ１に接続し、入力トランスフアゲート６の他
端は入力端子Ａに接続し、入力トランスフアゲー
ト７の他端は基準電圧源またはＡと相補の信号を
入力する端子に接続してある。入力トランスフ
アゲート８，９のゲートはクロツクφ３に接続
し、入力トランスフアゲート８の他端は第２の信
号を入力する入力端子Ｂに接続し、入力トランス
フアゲート９の他端は基準電圧源またはＢと相補
の信号を入力する端子に接続してある。比較回
路１の出力４は出力トランスフアゲート１０，１
２の一端に共通接続し、出力５は出力トランスフ
アゲート１１，１３の一端に共通接続してある。
トランスフアゲート１０，１１のゲートはクロツ
クφ２に接続し、出力トランスフアゲート１０の
他端は第１の出力保持回路１４の入力１５に接続
し、出力トランスフアゲート１１の他端は前記第
１の出力保持回路１４の入力１６に接続してあ
る。出力トランスフアゲート１２，１３のゲート
はクロツクφ４に接続し、出力トランスフアゲー
ト１２の他端は前記第２の出力保持回路１７の入
力１８に接続し、出力トランスフアゲート１３の
他端は第２の出力保持回路１７の入力１９に接続
してある。Ｑ１，Ｑ２はそれぞれ出力保持回路１
４，１７の出力である。
ここで比較回路１は差動増幅回路やダイナミツ
ク・フリツプ・フロツプ型増幅回路を適用すれば
良い。また出力保持回路１４，１７はフリツプ・
フロツプの様に次の入力が入つて来るまでデータ
を保持する機能を有するものであれば何でも良
い。
ク・フリツプ・フロツプ型増幅回路を適用すれば
良い。また出力保持回路１４，１７はフリツプ・
フロツプの様に次の入力が入つて来るまでデータ
を保持する機能を有するものであれば何でも良
い。
次に、第３図のクロツク信号をタイミング図を
参照して回路動作を説明する。先ず、クロツクφ
１で入力トランスフアゲート６，７を導通し、入
力端子Ａ，より比較回路入力２，３に信号を入
力する。
参照して回路動作を説明する。先ず、クロツクφ
１で入力トランスフアゲート６，７を導通し、入
力端子Ａ，より比較回路入力２，３に信号を入
力する。
比較回路１は微少な信号を出力保持回路の駆動
に必要な値にまで増幅する。比較回路出力４，５
には相補な信号が得られる。次に、クロツクφ２
で出力トランヲフアゲート１０，１１を導通し、
比較回路出力４，５より出力保持回路１４の入力
１５，１６に比較結果を入力する。この時クロツ
クφ１は遮断しているが比較回路１はデータ保持
機能を有するので入力信号は遮断されてもかまわ
ない。更に同様にクロツクφ３で入力トランスフ
アゲート８，９を導通し、入力端子Ｂより比較
回路入力２，３に第２の信号を入力し、クロツク
φ４で出力トランスフアゲート１２，１３を導通
し、比較結果を出力保持回路１７の入力１８，１
９に入力する。
に必要な値にまで増幅する。比較回路出力４，５
には相補な信号が得られる。次に、クロツクφ２
で出力トランヲフアゲート１０，１１を導通し、
比較回路出力４，５より出力保持回路１４の入力
１５，１６に比較結果を入力する。この時クロツ
クφ１は遮断しているが比較回路１はデータ保持
機能を有するので入力信号は遮断されてもかまわ
ない。更に同様にクロツクφ３で入力トランスフ
アゲート８，９を導通し、入力端子Ｂより比較
回路入力２，３に第２の信号を入力し、クロツク
φ４で出力トランスフアゲート１２，１３を導通
し、比較結果を出力保持回路１７の入力１８，１
９に入力する。
２信号以上の信号を検出する場合には信号対と
同数の入力トランスフアゲート対と出力トランス
フアゲート対と出力保持回路を備え、２信号の場
合と同様に順次入力、比較、出力を行えばそれぞ
れの入力端子対の比較結果が対応する出力保持回
路に得られる。
同数の入力トランスフアゲート対と出力トランス
フアゲート対と出力保持回路を備え、２信号の場
合と同様に順次入力、比較、出力を行えばそれぞ
れの入力端子対の比較結果が対応する出力保持回
路に得られる。
また本発明の検知増幅回路は比較回路を１つし
か用いないので、従来のように複数の比較回路を
用いる場合と比べて、明らかに回路の占有面積が
小さくなる。
か用いないので、従来のように複数の比較回路を
用いる場合と比べて、明らかに回路の占有面積が
小さくなる。
上記説明は、ｎチヤネルMOSトランジスタで
説明したが、入出力トランスフアゲートはこれに
限定されるものではなく、ｐチヤネルMOSや相
補型MOSでも良いことは言うまでもない。
説明したが、入出力トランスフアゲートはこれに
限定されるものではなく、ｐチヤネルMOSや相
補型MOSでも良いことは言うまでもない。
以上の説明で明らかな様に、２信号を比較する
のに同一の比較回路を使うので、オフセツト電圧
による出力パルスの位相ズレは等しく相対的な位
相誤差はなくなる。
のに同一の比較回路を使うので、オフセツト電圧
による出力パルスの位相ズレは等しく相対的な位
相誤差はなくなる。
本発明により比較回路にオフセツト電圧が存在
しても信号間の位相誤差が発生しない検知増幅回
路が得られる。
しても信号間の位相誤差が発生しない検知増幅回
路が得られる。
第１図ａは入力信号波形図で、第１図ｂは検知
増幅回路出力波形図である。第２図は本発明の一
実施例を示す回路図で、第３図はクロツク信号タ
イミング図である。図中の番号は以下のものを示
している。 １……比較回路、２，３……比較回路入力、
４，５……比較回路出力、６，７，８，９……入
力トランスフアゲート、１０，１１，１２，１３
……出力トランスフアゲート、１４，１７……出
力保持回路、１５，１６，１８，１９……出力保
持回路の入力、Ｑ１，Ｑ２……出力保持回路の出
力。
増幅回路出力波形図である。第２図は本発明の一
実施例を示す回路図で、第３図はクロツク信号タ
イミング図である。図中の番号は以下のものを示
している。 １……比較回路、２，３……比較回路入力、
４，５……比較回路出力、６，７，８，９……入
力トランスフアゲート、１０，１１，１２，１３
……出力トランスフアゲート、１４，１７……出
力保持回路、１５，１６，１８，１９……出力保
持回路の入力、Ｑ１，Ｑ２……出力保持回路の出
力。
Claims (1)
- １ １対の入力と１対の出力を有する１つの比較
回路と、複数の入力信号とそのリフアレンス電圧
あるいは前記入力信号と相補な信号を入力する前
記複数の入力信号と同数の入力端子対と、該入力
端子対と同数の出力保持回路群と、一端をそれぞ
れ前記複数の入力信号が入力される端子側に接続
し、他端を共通接続し且つ共通接続した該他端を
前記比較回路の第１の入力に接続した前記入力端
子対と同数の第１の入力トランスフアゲート群
と、一端をそれぞれ前記入力端子対の前記リフア
レンス電圧あるいは前記相補な信号が入力される
端子に接続し他端を共通接続し且つ共通接続した
該他端を前記比較回路の第２の入力に接続した前
記入力端子対と同数の第２の入力トランスフアゲ
ート群と、一端をそれぞれ前記出力保持回路群の
第１の入力に接続し、他端も共通接続し且つ共通
接続した該他端を前記比較回路の第１の出力に接
続した第１の出力トランスフアゲート群と、一端
をそれぞれ前記出力保持回路群の第２の入力に接
続し、他端を共通接続し且つ共通接続した該他端
を前記比較回路の第２の出力に接続した第２の出
力トランスフアゲート群とを備え、回路動作の１
周期を前記入力端子対と同数に分割し、それぞれ
の分割された周期内で前記入力端子対に印加され
た前記複数の入力信号とそのリフアレンス電圧あ
るいは前記相補な信号を１対の入力トランスフア
ゲートのゲートに入力クロツク信号を印加するこ
とで入力し、前記比較回路を通つて出力された比
較結果を、前記１対の出力トランスフアゲートの
ゲートに出力クロツク信号を印加することにより
対応する前記出力保持回路に出力する手段とを備
えたことを特徴とする検知増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7782582A JPS58195303A (ja) | 1982-05-10 | 1982-05-10 | 検知増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7782582A JPS58195303A (ja) | 1982-05-10 | 1982-05-10 | 検知増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58195303A JPS58195303A (ja) | 1983-11-14 |
| JPH0468805B2 true JPH0468805B2 (ja) | 1992-11-04 |
Family
ID=13644812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7782582A Granted JPS58195303A (ja) | 1982-05-10 | 1982-05-10 | 検知増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195303A (ja) |
-
1982
- 1982-05-10 JP JP7782582A patent/JPS58195303A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58195303A (ja) | 1983-11-14 |
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