JPH046973B2 - - Google Patents
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- JPH046973B2 JPH046973B2 JP58126241A JP12624183A JPH046973B2 JP H046973 B2 JPH046973 B2 JP H046973B2 JP 58126241 A JP58126241 A JP 58126241A JP 12624183 A JP12624183 A JP 12624183A JP H046973 B2 JPH046973 B2 JP H046973B2
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- JP
- Japan
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- reset
- signal
- level
- power
- command
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
- Microcomputers (AREA)
- Power Sources (AREA)
Description
【発明の詳細な説明】
〔発明の概要〕
通常の外部リセツト信号によるのではなく、そ
れ自身で内部リセツト信号を出力するための手段
を備えたマイクロコンピユータであり、その内部
リセツト信号は、通常の電源オフ命令が出力され
るごとに生成される。かくして、その電源オフ命
令に応答する電源オフ信号は、内部リセツト命令
の実行によつてそのまま保持される。このマイク
ロコンピユータは、さらに好ましくは少なくとも
その電源オフ信号をそのまま、電源が完全にオフ
になるまで保持する手段を備える。
れ自身で内部リセツト信号を出力するための手段
を備えたマイクロコンピユータであり、その内部
リセツト信号は、通常の電源オフ命令が出力され
るごとに生成される。かくして、その電源オフ命
令に応答する電源オフ信号は、内部リセツト命令
の実行によつてそのまま保持される。このマイク
ロコンピユータは、さらに好ましくは少なくとも
その電源オフ信号をそのまま、電源が完全にオフ
になるまで保持する手段を備える。
本発明はリセツト命令によつて動作しうるマイ
クロコンピユータ、特に電源レベルの立上り時の
みならずその立下り時においてもリセツト動作を
有効に行わせることのできるマイクロコンピユー
タに関する。
クロコンピユータ、特に電源レベルの立上り時の
みならずその立下り時においてもリセツト動作を
有効に行わせることのできるマイクロコンピユー
タに関する。
マイクロコンピユータ（以下単にコンピユータ
とも称す）に所定のジヨブを実行開始せしめるべ
く、電源をオンにする際にはその立上り時にリセ
ツトをかけなければならない。これによりコンピ
ユータを初期化するのである。この電源の立上り
時にリセツトをかけるため通常のコンピユータで
は外部リセツト端子を備えている。この外部リセ
ツト端子には例えばCR回路等の外部リセツト回
路が取り付けられる。
とも称す）に所定のジヨブを実行開始せしめるべ
く、電源をオンにする際にはその立上り時にリセ
ツトをかけなければならない。これによりコンピ
ユータを初期化するのである。この電源の立上り
時にリセツトをかけるため通常のコンピユータで
は外部リセツト端子を備えている。この外部リセ
ツト端子には例えばCR回路等の外部リセツト回
路が取り付けられる。
これに加え、近年電源をオフにするときもその
立下り時にリセツトをかけたいという要求が生じ
ている。この要求が生じたのは、電源レベルが立
下る過程で、コンピユータの動作保証範囲の下限
値、例えば4.5V（5V−0.5V）、を下まわつたとき
にコンピユータが誤つて全く別のルーチンに飛
び、例えば暴走を開始するという事態が生ずるか
らである。
立下り時にリセツトをかけたいという要求が生じ
ている。この要求が生じたのは、電源レベルが立
下る過程で、コンピユータの動作保証範囲の下限
値、例えば4.5V（5V−0.5V）、を下まわつたとき
にコンピユータが誤つて全く別のルーチンに飛
び、例えば暴走を開始するという事態が生ずるか
らである。
第３図は一般的な外部リセツト回路を備えた通
常のワンチツプマイクロコンピユータユニツトの
概観を示す図である。すなわち、特に電源VCCの
立上り時に有効な外付けCR回路を示している。
本図において１１はワンチツプのマイクロコンピ
ユータユニツトであり、１２は外部リセツト端子
RSTであり、これには通常の外部リセツト回路、
すなわちCR回路１３が接続する。このCR回路１
３はVCCレベルの電源によつて駆動され、該VCC
レベルは電源オン／オフスイツチ回路１４を介
し、直流バツテリー（レベルV′CC）等の電源１７
から電源供給端子１６に印加される。VCCレベル
のピーク値とV′CCレベルのピーク値は相互に全く
等しい。
常のワンチツプマイクロコンピユータユニツトの
概観を示す図である。すなわち、特に電源VCCの
立上り時に有効な外付けCR回路を示している。
本図において１１はワンチツプのマイクロコンピ
ユータユニツトであり、１２は外部リセツト端子
RSTであり、これには通常の外部リセツト回路、
すなわちCR回路１３が接続する。このCR回路１
３はVCCレベルの電源によつて駆動され、該VCC
レベルは電源オン／オフスイツチ回路１４を介
し、直流バツテリー（レベルV′CC）等の電源１７
から電源供給端子１６に印加される。VCCレベル
のピーク値とV′CCレベルのピーク値は相互に全く
等しい。
電源オン／オフスイツチ回路１４は、メカニカ
ルスイツチとして図解的に示されているが、実際
には半導体スイツチである。コンピユータの動作
を停止させるには、スイツチ回路１４に電源制御
端子１５より電源オフ信号を印加する。このスイ
ツチ回路１４は、一旦外部スタート信号STを受
けると導通状態に自己保持され、コンピユータ１
１内に電源オフ信号が生成されるまでその導通状
態を維持する。
ルスイツチとして図解的に示されているが、実際
には半導体スイツチである。コンピユータの動作
を停止させるには、スイツチ回路１４に電源制御
端子１５より電源オフ信号を印加する。このスイ
ツチ回路１４は、一旦外部スタート信号STを受
けると導通状態に自己保持され、コンピユータ１
１内に電源オフ信号が生成されるまでその導通状
態を維持する。
外部スタート信号STは適宜作られるものであ
り、たとえば電子制御カメラであれば、カメラ操
作者がシヤツターボタンを押すたびに出力される
信号に相当する。なお、その電子制御カメラの例
によれば、入出力端子１９を介してコンピユータ
１１に協働する周辺回路PERは、自動焦点機構、
自動露光機構、自動巻取機構、自動日付設定機
構、自動ストロボ機構等に相当する。
り、たとえば電子制御カメラであれば、カメラ操
作者がシヤツターボタンを押すたびに出力される
信号に相当する。なお、その電子制御カメラの例
によれば、入出力端子１９を介してコンピユータ
１１に協働する周辺回路PERは、自動焦点機構、
自動露光機構、自動巻取機構、自動日付設定機
構、自動ストロボ機構等に相当する。
第４図は第３図のマイクロコンピユータシステ
ム内の主要部に現れる信号波形図である。ａ欄は
電源レベルVCCおよびリセツト電圧レベルVRSTの
信号波形を示し、ｂ欄は電源制御端子１５からの
出力信号を示す。コンピユータ１１を起動するた
めに外部スタート信号STが時刻t0で与えられた
ものとすると、電圧V′CCが今導通になつたスイツ
チ回路１４を通して電源供給端子１６に供給され
る。端子１６の電源VCCレベルは、時刻t0以後、
実線のカーブに沿つて立上る。同時に、時刻t0以
後、リセツト電圧レベルVRSTは図中の点線カーブ
に沿つて立上る。しかし、CR回路１３があるか
ら、その立上りは徐々に起こる。レベルVRSTが所
定のスレツシヨルドレベルVTHを越えたとき、す
なわち時刻t1以後、コンピユータ１１内のリセツ
トが解除されプログラムに従つて所定のジヨブの
実行が開始される。
ム内の主要部に現れる信号波形図である。ａ欄は
電源レベルVCCおよびリセツト電圧レベルVRSTの
信号波形を示し、ｂ欄は電源制御端子１５からの
出力信号を示す。コンピユータ１１を起動するた
めに外部スタート信号STが時刻t0で与えられた
ものとすると、電圧V′CCが今導通になつたスイツ
チ回路１４を通して電源供給端子１６に供給され
る。端子１６の電源VCCレベルは、時刻t0以後、
実線のカーブに沿つて立上る。同時に、時刻t0以
後、リセツト電圧レベルVRSTは図中の点線カーブ
に沿つて立上る。しかし、CR回路１３があるか
ら、その立上りは徐々に起こる。レベルVRSTが所
定のスレツシヨルドレベルVTHを越えたとき、す
なわち時刻t1以後、コンピユータ１１内のリセツ
トが解除されプログラムに従つて所定のジヨブの
実行が開始される。
電源オフ命令により、上記ジヨブの実行は終了
する。電源オフ動作を行うために、出力端子群の
１つに現れる論理を切り替えるための命令に応答
して、制御信号、すなわち電源オフ信号が、たと
えば電源制御端子１５より出力され、これによつ
てスイツチ回路１４を非導通とする。かくして、
電源断となり、時刻t2以後、電源レベルVCCは立
下る。このVCCの立下り中、図中の時刻t3におい
て、レベルVCCはコンピユータの正常動作を保証
する最低電圧VMを横切る。この最低電圧VMは通
常、正常電源レベルの約−10％である。もし、こ
の電源レベルが最低電圧VMを下まわると、コン
ピユータの正常動作は保証されない。一方、その
最高電圧V′Mは正常電源レベルの約＋10％に設定
される。
する。電源オフ動作を行うために、出力端子群の
１つに現れる論理を切り替えるための命令に応答
して、制御信号、すなわち電源オフ信号が、たと
えば電源制御端子１５より出力され、これによつ
てスイツチ回路１４を非導通とする。かくして、
電源断となり、時刻t2以後、電源レベルVCCは立
下る。このVCCの立下り中、図中の時刻t3におい
て、レベルVCCはコンピユータの正常動作を保証
する最低電圧VMを横切る。この最低電圧VMは通
常、正常電源レベルの約−10％である。もし、こ
の電源レベルが最低電圧VMを下まわると、コン
ピユータの正常動作は保証されない。一方、その
最高電圧V′Mは正常電源レベルの約＋10％に設定
される。
上記に鑑み、コンピユータのリセツト動作の最
終的な段階は、時刻t2からt3までの間に開始され
ていなければならない。
終的な段階は、時刻t2からt3までの間に開始され
ていなければならない。
しかしながら実際上は上記のリセツト動作が時
刻t2からt3までの間に完了しないことがしばしば
ある。すなわち、第４図に示すごとく、リセツト
電圧レベルVRSTは電源レベルVCCの立下り以後に
立下り、時刻t4の近傍でスレツシヨルドレベル
VTHに近づいている。このリセツト動作は、レベ
ルVRSTがレベルVTHを横切らない限り、開始しな
いので、動作を保証し得ない期間すなわち時刻t3
からT4までの間では、コンピユータが制御不能
となる可能性が高く、最悪の場合はプログラムが
暴走して、誤つたルーチンに飛びスイツチ回路１
４を再び導通させるという事態を招くおそれもあ
る。この場合、電源制御端子１５からの出力信号
は本来第４図ｂ欄に示すごとく、時刻t2で論理
“Ｈ”から論理“Ｌ”に切り換えられた後、コン
ピユータが再起動されるまでスイツチ回路１４を
非導通のまま維持しておかなければならない。し
かし、第４図ｂ欄の時刻t4以後に示すごとく、論
理“Ｌ”から再び誤つて論理“Ｈ”に切り換わ
り、スイツチ回路１４が再び導通してしまうこと
がある。このような事態が生ずるのは、レベル
VCCが時刻t3において動作保証最低電圧VMを下ま
わつたにも拘わらず、リセツト動作が、時刻t3お
よびt4の間に完全に終了していないからである。
このため、最悪の場合は、端子１５からの出力信
号が、第４図ｂ欄の時刻t3以後に示すごとく
“Ｌ”から“Ｈ”へ再び切り換わつてしまうこと
がある。この結果、スイツチ回路１４を通して再
び電源V′CCが再供給され、コンピユータが再起動
されてしまう。
刻t2からt3までの間に完了しないことがしばしば
ある。すなわち、第４図に示すごとく、リセツト
電圧レベルVRSTは電源レベルVCCの立下り以後に
立下り、時刻t4の近傍でスレツシヨルドレベル
VTHに近づいている。このリセツト動作は、レベ
ルVRSTがレベルVTHを横切らない限り、開始しな
いので、動作を保証し得ない期間すなわち時刻t3
からT4までの間では、コンピユータが制御不能
となる可能性が高く、最悪の場合はプログラムが
暴走して、誤つたルーチンに飛びスイツチ回路１
４を再び導通させるという事態を招くおそれもあ
る。この場合、電源制御端子１５からの出力信号
は本来第４図ｂ欄に示すごとく、時刻t2で論理
“Ｈ”から論理“Ｌ”に切り換えられた後、コン
ピユータが再起動されるまでスイツチ回路１４を
非導通のまま維持しておかなければならない。し
かし、第４図ｂ欄の時刻t4以後に示すごとく、論
理“Ｌ”から再び誤つて論理“Ｈ”に切り換わ
り、スイツチ回路１４が再び導通してしまうこと
がある。このような事態が生ずるのは、レベル
VCCが時刻t3において動作保証最低電圧VMを下ま
わつたにも拘わらず、リセツト動作が、時刻t3お
よびt4の間に完全に終了していないからである。
このため、最悪の場合は、端子１５からの出力信
号が、第４図ｂ欄の時刻t3以後に示すごとく
“Ｌ”から“Ｈ”へ再び切り換わつてしまうこと
がある。この結果、スイツチ回路１４を通して再
び電源V′CCが再供給され、コンピユータが再起動
されてしまう。
上記の事情からして、従来のリセツト回路、す
なわちCR回路それだけでは、電源オンおよび電
源オフが交互に繰り返されるようなモードで使わ
れるコンピユータにとつては不十分である。
なわちCR回路それだけでは、電源オンおよび電
源オフが交互に繰り返されるようなモードで使わ
れるコンピユータにとつては不十分である。
第５図は従来の外部リセツト回路、特に電源の
立上り時、立下り時にともに有効なリセツト回路
図である。なお、第３図と同様の構成要素には、
同一の参照番号又は記号を付して示す（以下、同
じ）。ここに示す従来の外部リセツト回路３０は、
従来のCR回路１３と付加リセツト回路３１とか
らなる。このリセツト回路３１は、第４図に示し
た時刻t3からt4の間のリセツト動作の空白期間を
なくそうとするものである。第５図に示すごと
く、回路３１はトランジスタQ1，Q2、ツエナー
ダイオードZDおよび抵抗を含んでなる。このツ
エナーダイオードZDのツエナー電圧VZDは前記最
低電圧VMとほぼ同じである。動作の要点は、電
源の立下り時において、一旦VCCがVZDを下まわ
ると、トランジスタQ2はオンし、コンデンサＣ
を放電して、VCCに対する外部リセツト端子１２
の電源VRSTの立下りの遅れをなくし、第４図にお
けるリセツト遅れ期間（t3→t4）をなくそうとい
うものである。一方、電源の立上り時においては
VCCがVZDより低い間、ツエナーダイオードZDは
オフ、したがつてトランジスタQ1がオフ、トラ
ンジスタQ2がオンとなるが、VCCがVZDを上まわ
ると、ツエナーダイオードZDはオン、トランジ
スタQ1はオン、トランジスタQ2はオフとなり、
以後第５図に示すＲとＣによりリセツト端子１２
の電圧は上昇してゆき、第３図のCR回路１３と
ほぼ等価な特性を示す。他方、電源の立下り時に
VCCがVZDを下まわると、ZDがオフ、トランジス
タQ1がオフ、トランジスタQ2がオンとなつて、
コンデンサＣの電荷を急速に放電させる。すなわ
ち、急速にリセツトがかけられる。この急速な放
電は第６図に示される。第６図は第５図のリセツ
ト回路３０を用いた場合の、第４図の時刻t2，t3
およびt4近傍の変化を示す波形図である。本図に
おいて、外部リセツト端子１２の電圧VRST（点線
カーブ）は時刻t3で急速に立下り迅速にコンピユ
ータにリセツトをかけることができる。かくして
各リセツト動作における最終の段階において、コ
ンピユータはその付加リセツト回路３１の助けを
得て、正確に目的とするリセツトをかけることが
できる。
立上り時、立下り時にともに有効なリセツト回路
図である。なお、第３図と同様の構成要素には、
同一の参照番号又は記号を付して示す（以下、同
じ）。ここに示す従来の外部リセツト回路３０は、
従来のCR回路１３と付加リセツト回路３１とか
らなる。このリセツト回路３１は、第４図に示し
た時刻t3からt4の間のリセツト動作の空白期間を
なくそうとするものである。第５図に示すごと
く、回路３１はトランジスタQ1，Q2、ツエナー
ダイオードZDおよび抵抗を含んでなる。このツ
エナーダイオードZDのツエナー電圧VZDは前記最
低電圧VMとほぼ同じである。動作の要点は、電
源の立下り時において、一旦VCCがVZDを下まわ
ると、トランジスタQ2はオンし、コンデンサＣ
を放電して、VCCに対する外部リセツト端子１２
の電源VRSTの立下りの遅れをなくし、第４図にお
けるリセツト遅れ期間（t3→t4）をなくそうとい
うものである。一方、電源の立上り時においては
VCCがVZDより低い間、ツエナーダイオードZDは
オフ、したがつてトランジスタQ1がオフ、トラ
ンジスタQ2がオンとなるが、VCCがVZDを上まわ
ると、ツエナーダイオードZDはオン、トランジ
スタQ1はオン、トランジスタQ2はオフとなり、
以後第５図に示すＲとＣによりリセツト端子１２
の電圧は上昇してゆき、第３図のCR回路１３と
ほぼ等価な特性を示す。他方、電源の立下り時に
VCCがVZDを下まわると、ZDがオフ、トランジス
タQ1がオフ、トランジスタQ2がオンとなつて、
コンデンサＣの電荷を急速に放電させる。すなわ
ち、急速にリセツトがかけられる。この急速な放
電は第６図に示される。第６図は第５図のリセツ
ト回路３０を用いた場合の、第４図の時刻t2，t3
およびt4近傍の変化を示す波形図である。本図に
おいて、外部リセツト端子１２の電圧VRST（点線
カーブ）は時刻t3で急速に立下り迅速にコンピユ
ータにリセツトをかけることができる。かくして
各リセツト動作における最終の段階において、コ
ンピユータはその付加リセツト回路３１の助けを
得て、正確に目的とするリセツトをかけることが
できる。
このリセツト回路３０を用いた場合の問題点は
ハードウエアの増大である。つまり従来のコンデ
ンサＣ、抵抗Ｒに加え、トランジスタQ1，Q2、
ダイオードZD等の回路を外付け回路として組立
てなければならず、もし当該コンピユータが超小
形機器に組込まれる場合には、とてもそのような
スペースはない。
ハードウエアの増大である。つまり従来のコンデ
ンサＣ、抵抗Ｒに加え、トランジスタQ1，Q2、
ダイオードZD等の回路を外付け回路として組立
てなければならず、もし当該コンピユータが超小
形機器に組込まれる場合には、とてもそのような
スペースはない。
内部リセツト命令をデコードするとともに該内
部リセツト命令に応答して制御信号を出力する命
令デコーダと、該命令デコーダに接続し、前記制
御信号に応答して同期化内部リセツト命令信号を
出力する第１手段と、電源オフ状態を維持する第
２手段とから構成される。
部リセツト命令に応答して制御信号を出力する命
令デコーダと、該命令デコーダに接続し、前記制
御信号に応答して同期化内部リセツト命令信号を
出力する第１手段と、電源オフ状態を維持する第
２手段とから構成される。
マイクロコンピユータは前記の内部リセツト命
令信号によつて初期化される。したがつて外部リ
セツト信号に支配されることなく自分自身で自ら
をリセツトすることになる。さらに、このリセツ
トに伴う電源オフ状態を最後まで維持できる。こ
れにより、従来の付加リセツト回路３１のような
余分なハードウエアを不要とする。
令信号によつて初期化される。したがつて外部リ
セツト信号に支配されることなく自分自身で自ら
をリセツトすることになる。さらに、このリセツ
トに伴う電源オフ状態を最後まで維持できる。こ
れにより、従来の付加リセツト回路３１のような
余分なハードウエアを不要とする。
本発明によれば、電源オフ命令が出される近傍
のタイミングで、コンピユータ自らが内部リセツ
ト命令を発生する手段を持つ。この電源オフ命令
は、電源制御端子１５の論理を切り換えるための
命令であり、各ジヨブの終りを示す。具体的に
は、電源制御端子１５（第３図）からの電源オフ
信号で表され、スイツチ回路１４（第３図）を非
導通にするように作用する。この内部リセツト命
令は、その電源オフ命令の発生の直前又は直後に
生成される。
のタイミングで、コンピユータ自らが内部リセツ
ト命令を発生する手段を持つ。この電源オフ命令
は、電源制御端子１５の論理を切り換えるための
命令であり、各ジヨブの終りを示す。具体的に
は、電源制御端子１５（第３図）からの電源オフ
信号で表され、スイツチ回路１４（第３図）を非
導通にするように作用する。この内部リセツト命
令は、その電源オフ命令の発生の直前又は直後に
生成される。
第１図は本発明の一実施例を示す回路図であ
る。本図において、外部端子１２および５２を除
き、回路５１はコンピユータ１１（第３図）内に
形成される。参照番号５２は前記の電源制御端子
１５（第３図）である。電源レベルVCCが立上り
時にあつて、リセツト動作が未だ終了していない
ときは、外部リセツト端子１２に現れるリセツト
電圧レベルVRSTは論理“Ｌ”でなければならな
い。この“Ｌ”レベルはインバータ５３を介して
“Ｈ”レベルとなる。この“Ｈ”レベル信号は
ORゲート５４を介してフリツプ−フロツプFF５
６をセツトする。FF５６の出力は、いわゆるマ
スタリセツトMR用の各素子５７例えば中央処理
装置を初期化するのに用いられる。
る。本図において、外部端子１２および５２を除
き、回路５１はコンピユータ１１（第３図）内に
形成される。参照番号５２は前記の電源制御端子
１５（第３図）である。電源レベルVCCが立上り
時にあつて、リセツト動作が未だ終了していない
ときは、外部リセツト端子１２に現れるリセツト
電圧レベルVRSTは論理“Ｌ”でなければならな
い。この“Ｌ”レベルはインバータ５３を介して
“Ｈ”レベルとなる。この“Ｈ”レベル信号は
ORゲート５４を介してフリツプ−フロツプFF５
６をセツトする。FF５６の出力は、いわゆるマ
スタリセツトMR用の各素子５７例えば中央処理
装置を初期化するのに用いられる。
CR回路１３が充電される以前において、端子
１２のリセツト電圧レベルVRSTが“Ｌ”であつた
すると、この“Ｌ”レベルはインバータ５３を介
して“Ｈ”レベルに変換され、ORゲート５４を
通過する。すると、このORゲート５４からの
“Ｈ”レベルはFF５６をセツトする。かくして、
初期段階（電源オンのシーケンス）は終る。その
後、CR回路１３は十分に充電され、端子１２の
レベル“Ｈ”になる。この“Ｈ”レベルにより、
FF５６はそのセツト入力Ｓに、インバータ５３
を経た“Ｌ”レベル信号を受信し、一方、該FF
５６はそのリセツト入力Ｒに、インバータ５５を
経た“Ｈ”レベルを受信する。ここにマスタリセ
ツトが終了する。その直後に、コンピユータ１１
は、所定のプログラムに基づき動作を開始する。
１２のリセツト電圧レベルVRSTが“Ｌ”であつた
すると、この“Ｌ”レベルはインバータ５３を介
して“Ｈ”レベルに変換され、ORゲート５４を
通過する。すると、このORゲート５４からの
“Ｈ”レベルはFF５６をセツトする。かくして、
初期段階（電源オンのシーケンス）は終る。その
後、CR回路１３は十分に充電され、端子１２の
レベル“Ｈ”になる。この“Ｈ”レベルにより、
FF５６はそのセツト入力Ｓに、インバータ５３
を経た“Ｌ”レベル信号を受信し、一方、該FF
５６はそのリセツト入力Ｒに、インバータ５５を
経た“Ｈ”レベルを受信する。ここにマスタリセ
ツトが終了する。その直後に、コンピユータ１１
は、所定のプログラムに基づき動作を開始する。
本発明によれば、通常の命令セツト中にさらに
内部リセツト命令を含むことになる。この内部リ
セツト命令は、通常の電源オフ命令と対になつて
プログラム内に構築される。この電源オフ命令
は、コンピユータ内で実行される各ジヨブの終り
に出されるものである。
内部リセツト命令を含むことになる。この内部リ
セツト命令は、通常の電源オフ命令と対になつて
プログラム内に構築される。この電源オフ命令
は、コンピユータ内で実行される各ジヨブの終り
に出されるものである。
内部リセツト命令は、ジヨブを実行する通常の
命令列に沿つて、予めプログラムメモリ（図示せ
ず）内にストアされるものである。この内部リセ
ツト命令は、内部バス５８上を転送され、まず命
令レジスタIR５９内にストアされる。そして、
通常の命令と同様に、命令デコーダDEC６７に
よりデコードされる。かくして、DEC６７は対
応する内部リセツト命令信号I′RST、すなわち制御
信号を送出する。この信号I′RST（“Ｈ”レベル）
は、ANDゲート６０を介しタイミング信号Ｔに
同期してフリツプ−フロツプFF６１に印加され
る。各命令サイクルは通常このタイミング信号Ｔ
に同期せしめられるので、このように同期した同
期化内部リセツト命令信号IRSTはFF６１によつて
保持され、ORゲート５４において通常の外部リ
セツト信号VRSTと共に論理和がとられる。したが
つて、FF５６は通常の外部リセツト信号によつ
てセツトされるばかりでなく、内部リセツト命令
信号（制御信号）I′RSTによつてもセツトされる。
一旦FF５６が信号I′RSTによつてセツトされると、
“マスタリセツト”操作が当該素子５７に対して
開始する。
命令列に沿つて、予めプログラムメモリ（図示せ
ず）内にストアされるものである。この内部リセ
ツト命令は、内部バス５８上を転送され、まず命
令レジスタIR５９内にストアされる。そして、
通常の命令と同様に、命令デコーダDEC６７に
よりデコードされる。かくして、DEC６７は対
応する内部リセツト命令信号I′RST、すなわち制御
信号を送出する。この信号I′RST（“Ｈ”レベル）
は、ANDゲート６０を介しタイミング信号Ｔに
同期してフリツプ−フロツプFF６１に印加され
る。各命令サイクルは通常このタイミング信号Ｔ
に同期せしめられるので、このように同期した同
期化内部リセツト命令信号IRSTはFF６１によつて
保持され、ORゲート５４において通常の外部リ
セツト信号VRSTと共に論理和がとられる。したが
つて、FF５６は通常の外部リセツト信号によつ
てセツトされるばかりでなく、内部リセツト命令
信号（制御信号）I′RSTによつてもセツトされる。
一旦FF５６が信号I′RSTによつてセツトされると、
“マスタリセツト”操作が当該素子５７に対して
開始する。
ANDゲート６０からの内部リセツト命令信号
を受信する以前は、FF６１は端子１２からの外
部リセツト信号（この場合“Ｌ”レベル）によつ
てリセツトされたままである。つまり、この
“Ｌ”レベルはインバータ５３によつて“Ｈ”レ
ベルに反転し、FF６１のリセツト入力に印加さ
れる。
を受信する以前は、FF６１は端子１２からの外
部リセツト信号（この場合“Ｌ”レベル）によつ
てリセツトされたままである。つまり、この
“Ｌ”レベルはインバータ５３によつて“Ｈ”レ
ベルに反転し、FF６１のリセツト入力に印加さ
れる。
かくして、ジヨブの終りを表す命令、すなわち
電源オフ命令に極めて近いタイミングにおいて、
上記内部リセツト命令が出力される。そしてこの
ように生成された内部リセツト命令に応答して、
コンピユータ内部に内部リセツト命令信号I′RSTが
出力される。ここに電源オフ命令が出されてから
信号I′RSTが生成されるまでの遅延時間は命令サイ
クル、すなわちタイミング信号Ｔの周波数のオー
ダーにまで短縮することができる。これは、上記
のマスタリセツトが電源断の直後に実施されるこ
とを意味するものであり、第２図によつてさらに
明らかになる。
電源オフ命令に極めて近いタイミングにおいて、
上記内部リセツト命令が出力される。そしてこの
ように生成された内部リセツト命令に応答して、
コンピユータ内部に内部リセツト命令信号I′RSTが
出力される。ここに電源オフ命令が出されてから
信号I′RSTが生成されるまでの遅延時間は命令サイ
クル、すなわちタイミング信号Ｔの周波数のオー
ダーにまで短縮することができる。これは、上記
のマスタリセツトが電源断の直後に実施されるこ
とを意味するものであり、第２図によつてさらに
明らかになる。
第２図は本発明によるリセツトタイミングを説
明するための波形図である。本図において、時刻
t2，t3およびt4は第４図のそれと対応する。記号
teはジヨブが終りに近づいた時点、すなわち電源
オフ命令が出される時点を表す。この電源オフ命
令に応答して、スイツチ回路１４（第３図）は、
端子１５（第３図）からの出力信号により非導通
となる。この出力信号は通常、命令デコーダ６７
（第１図）より出力され、端子５２（第１図）に
供給される。この場合、端子５２は端子１５（第
３図）に相当する。
明するための波形図である。本図において、時刻
t2，t3およびt4は第４図のそれと対応する。記号
teはジヨブが終りに近づいた時点、すなわち電源
オフ命令が出される時点を表す。この電源オフ命
令に応答して、スイツチ回路１４（第３図）は、
端子１５（第３図）からの出力信号により非導通
となる。この出力信号は通常、命令デコーダ６７
（第１図）より出力され、端子５２（第１図）に
供給される。この場合、端子５２は端子１５（第
３図）に相当する。
本発明によれば、同期化内部リセツト命令信号
IRSTは時刻te（第２図）の近傍で出力される。した
がつて、対応するリセツト動作は、時刻trより即
刻実施される。すなわちマスタリセツトが即刻実
施される。時刻trは時刻teの後、命令サイクルの
オーダーで続くが、これは通常約2μsである。第
２図に示す立下りカーブVRSTの時定数は通常数
msのオーダであるから、これに比べれば上記の
2μsの遅延というのは極めて短い。
IRSTは時刻te（第２図）の近傍で出力される。した
がつて、対応するリセツト動作は、時刻trより即
刻実施される。すなわちマスタリセツトが即刻実
施される。時刻trは時刻teの後、命令サイクルの
オーダーで続くが、これは通常約2μsである。第
２図に示す立下りカーブVRSTの時定数は通常数
msのオーダであるから、これに比べれば上記の
2μsの遅延というのは極めて短い。
上記時刻trは、内部リセツト命令が電源オフ命
令に近接させて形成されるので、時刻teの直後に
現れるようにすることができる。この内部リセツ
ト命令は、電源オフ命令の直前に位置しても、直
後に位置しても良い。以下の説明は前者の例（直
前）をとつて行う。
令に近接させて形成されるので、時刻teの直後に
現れるようにすることができる。この内部リセツ
ト命令は、電源オフ命令の直前に位置しても、直
後に位置しても良い。以下の説明は前者の例（直
前）をとつて行う。
第１図に戻ると、マスタリセツトは２つのモー
ドに大別される。第１モードでは、リセツト電圧
レベルVRSTが“Ｌ”レベル（第４図の期間t0〜t1
に相当）であつて、コンピユータは、Ｉ／Ｏポー
トであるフリツプ−フロツプFF６６を含めてマ
スタリセツト状態にある。第２モードでは、電圧
レベルVRSTが“Ｈ”レベルであつてコンピユータ
はマスタリセツト状態にはないが、一旦内部リセ
ツト命令が出力されれば、リセツト電圧レベル
VRSTが“Ｈ”レベルであつても、すなわち外部リ
セツト信号がアクテイブでなくても、マイクロコ
ンピユータはマスタリセツト状態にされる。但
し、後述するように、この第２モードでは、Ｉ／
ＯポートであるFF６６に保持されたデータはク
リアされない。
ドに大別される。第１モードでは、リセツト電圧
レベルVRSTが“Ｌ”レベル（第４図の期間t0〜t1
に相当）であつて、コンピユータは、Ｉ／Ｏポー
トであるフリツプ−フロツプFF６６を含めてマ
スタリセツト状態にある。第２モードでは、電圧
レベルVRSTが“Ｈ”レベルであつてコンピユータ
はマスタリセツト状態にはないが、一旦内部リセ
ツト命令が出力されれば、リセツト電圧レベル
VRSTが“Ｈ”レベルであつても、すなわち外部リ
セツト信号がアクテイブでなくても、マイクロコ
ンピユータはマスタリセツト状態にされる。但
し、後述するように、この第２モードでは、Ｉ／
ＯポートであるFF６６に保持されたデータはク
リアされない。
上記第１モードは、一般のマイクロコンピユー
タでは普通に生ずるモードであり、このモードで
はＩ／Ｏ端子（第１図の５２）が“Ｌ”レベルに
固定されており、コンピユータの初期モードであ
る。このとき、FF５６は、第１図の素子５７を
マスタリセツトするための“Ｈ”レベル出力を送
出する。他方、このモード下ではFF６１は同期
化内部リセツト命令信号IRSTを出力せず、“Ｌ”レ
ベル出力を送出する。この“Ｌ”レベル出力はイ
ンバータ６２によつて“Ｈ”レベル信号に反転さ
れ、ANDゲート６３（今、フリツプ−フロツプ
５６により開となつている）およびORゲート６
４を介して、フリツプ−フロツプFF６６のセツ
ト入力Ｓに印加される。FF６６はこれにより、
“Ｈ”レベル出力を連続的に出力するこの結果、
端子５２は“Ｈ”レベルに保持される。もし、こ
の端子５２が電源制御端子１５であるならば、こ
のように保持された“Ｈ”レベルによつて、スイ
ツチ回路１４（第３図）を導通のままに維持す
る。
タでは普通に生ずるモードであり、このモードで
はＩ／Ｏ端子（第１図の５２）が“Ｌ”レベルに
固定されており、コンピユータの初期モードであ
る。このとき、FF５６は、第１図の素子５７を
マスタリセツトするための“Ｈ”レベル出力を送
出する。他方、このモード下ではFF６１は同期
化内部リセツト命令信号IRSTを出力せず、“Ｌ”レ
ベル出力を送出する。この“Ｌ”レベル出力はイ
ンバータ６２によつて“Ｈ”レベル信号に反転さ
れ、ANDゲート６３（今、フリツプ−フロツプ
５６により開となつている）およびORゲート６
４を介して、フリツプ−フロツプFF６６のセツ
ト入力Ｓに印加される。FF６６はこれにより、
“Ｈ”レベル出力を連続的に出力するこの結果、
端子５２は“Ｈ”レベルに保持される。もし、こ
の端子５２が電源制御端子１５であるならば、こ
のように保持された“Ｈ”レベルによつて、スイ
ツチ回路１４（第３図）を導通のままに維持す
る。
上記第２モードの下では、終了したジヨブの最
後のデータがそのまま保持される。このデータは
コンピユータ内のRAMから内部バス５８を介し
てデータDTとしてORゲート６４に供給される。
これは、トランスフアゲート６８（第１図）が、
素子５７のうちの該当するものより与えられた書
込み信号WRによつて開成されたときに行われ
る。データDTが“Ｈ”レベルであればFF６６
は、ORゲート６４からのデータDTによつてセ
ツトされる。逆にDTが“Ｌ”であれば、FF６６
はインバータ６５により、データDTによつてリ
セツトされる。インバータ６５は、“Ｌ”レベル
を“Ｈ”レベルに反転し、反転された“Ｈ”レベ
ル信号はFF６６のリセツト入力Ｒに印加される。
電源オフ信号（“Ｌ”）を含むデータDTは、端子
５２にてそのまま保持される。なぜなら、書込み
信号WRは、内部リセツト命令により禁止される
からである。ここにトランスフアゲート６８は閉
となる。
後のデータがそのまま保持される。このデータは
コンピユータ内のRAMから内部バス５８を介し
てデータDTとしてORゲート６４に供給される。
これは、トランスフアゲート６８（第１図）が、
素子５７のうちの該当するものより与えられた書
込み信号WRによつて開成されたときに行われ
る。データDTが“Ｈ”レベルであればFF６６
は、ORゲート６４からのデータDTによつてセ
ツトされる。逆にDTが“Ｌ”であれば、FF６６
はインバータ６５により、データDTによつてリ
セツトされる。インバータ６５は、“Ｌ”レベル
を“Ｈ”レベルに反転し、反転された“Ｈ”レベ
ル信号はFF６６のリセツト入力Ｒに印加される。
電源オフ信号（“Ｌ”）を含むデータDTは、端子
５２にてそのまま保持される。なぜなら、書込み
信号WRは、内部リセツト命令により禁止される
からである。ここにトランスフアゲート６８は閉
となる。
端子５２，１５からの電源オフ信号は、内部リ
セツト命令信号IRSTが“Ｈ”レベルすなわちアク
テイブになつても、“Ｌ”レベルのまま維持され
なければならない。この場合、該信号IRSTは、OR
ゲート５４、FF５６、ANDゲート６３および
ORゲート６４を通過する。もしANDゲート６３
が用いられなかつたならば、マスタリセツトMR
が“Ｈ”レベルになつたときにFF６６の保持デ
ータはクリアされ、“Ｈ”レベルへ切り換えられ
てしまうであろう。すなわち、一旦、時刻tr（第
２図）にデコーダ６７より“Ｈ”レベルの信号
I′RSTが発生すれば、ANDゲート６０の出力はタ
イミング信号Ｔに同期して“Ｈ”となり、FF６
１のＱ出力は“Ｈ”となり、ORゲート５４の出
力は“Ｈ”となり、FF５６の出力すなわちマス
タリセツトMRは“Ｈ”となつてアクテイブにな
るのでFF６６のＱ出力は“Ｈ”レベルへ切り換
えられてしまうであろう。しかし、図示するとお
り、ANDゲート６３を導入し、かつ、その１つ
の入力にインバータ６２の出力（このとき“Ｌ”）
を受けているから、MRが“Ｈ”になつても
ANDゲート６３の出力は“Ｌ”のままであり、
ORゲート６４の出力も“Ｌ”であつて、FF６６
に保持されたデータはクリアされない。つまり、
ANDゲート６３は、内部リセツト命令によつて
リセツトがかけられたときには、マスタリセツト
MRをマスクし、FF６６が当該内部リセツト命
令起動前のデータを保持できるようにする役目を
果している。したがつて“Ｌ”レベルの電源オフ
信号は、マスタリセツトMRの有無ならびに電源
レベルVCCの下降に拘らず、FF６６によつてその
まま“Ｌ”に維持される。いずれにせよ下降する
電源レベルVCCは零レベルに至るし、したがつて
FF６６等もいずれは非駆動となる。この場合、
FF６６は上記“Ｌ”レベルをそのまま維持しな
がら徐々に非駆動となる。したがつて、電源オフ
信号が誤つて“Ｈ”レベルに切り換わるというこ
とはあり得ない。
セツト命令信号IRSTが“Ｈ”レベルすなわちアク
テイブになつても、“Ｌ”レベルのまま維持され
なければならない。この場合、該信号IRSTは、OR
ゲート５４、FF５６、ANDゲート６３および
ORゲート６４を通過する。もしANDゲート６３
が用いられなかつたならば、マスタリセツトMR
が“Ｈ”レベルになつたときにFF６６の保持デ
ータはクリアされ、“Ｈ”レベルへ切り換えられ
てしまうであろう。すなわち、一旦、時刻tr（第
２図）にデコーダ６７より“Ｈ”レベルの信号
I′RSTが発生すれば、ANDゲート６０の出力はタ
イミング信号Ｔに同期して“Ｈ”となり、FF６
１のＱ出力は“Ｈ”となり、ORゲート５４の出
力は“Ｈ”となり、FF５６の出力すなわちマス
タリセツトMRは“Ｈ”となつてアクテイブにな
るのでFF６６のＱ出力は“Ｈ”レベルへ切り換
えられてしまうであろう。しかし、図示するとお
り、ANDゲート６３を導入し、かつ、その１つ
の入力にインバータ６２の出力（このとき“Ｌ”）
を受けているから、MRが“Ｈ”になつても
ANDゲート６３の出力は“Ｌ”のままであり、
ORゲート６４の出力も“Ｌ”であつて、FF６６
に保持されたデータはクリアされない。つまり、
ANDゲート６３は、内部リセツト命令によつて
リセツトがかけられたときには、マスタリセツト
MRをマスクし、FF６６が当該内部リセツト命
令起動前のデータを保持できるようにする役目を
果している。したがつて“Ｌ”レベルの電源オフ
信号は、マスタリセツトMRの有無ならびに電源
レベルVCCの下降に拘らず、FF６６によつてその
まま“Ｌ”に維持される。いずれにせよ下降する
電源レベルVCCは零レベルに至るし、したがつて
FF６６等もいずれは非駆動となる。この場合、
FF６６は上記“Ｌ”レベルをそのまま維持しな
がら徐々に非駆動となる。したがつて、電源オフ
信号が誤つて“Ｈ”レベルに切り換わるというこ
とはあり得ない。
かくの如く本発明によれば、内部リセツト命令
でリセツトするときには電源オフ信号をそのまま
のレベルで維持しうるものである。なお、電源レ
ベルVCCが下降したときには、外部リセツト電圧
VRSTもまた下降してくるが、第２図に示すよう
に、VRSTはVCCに遅れて下降するので、VRSTが再
びアクテイブ（“Ｌ”）になるころにはVCCが下降
し切つており、当該マイクロコンピユータ自身が
非動作状態に入つてしまう。したがつて、そのよ
うなVRSTによつてFF６１が再びリセツトされる
という事態の発生は普通は考えられない。
でリセツトするときには電源オフ信号をそのまま
のレベルで維持しうるものである。なお、電源レ
ベルVCCが下降したときには、外部リセツト電圧
VRSTもまた下降してくるが、第２図に示すよう
に、VRSTはVCCに遅れて下降するので、VRSTが再
びアクテイブ（“Ｌ”）になるころにはVCCが下降
し切つており、当該マイクロコンピユータ自身が
非動作状態に入つてしまう。したがつて、そのよ
うなVRSTによつてFF６１が再びリセツトされる
という事態の発生は普通は考えられない。
以上説明したように本発明によれば、第５図に
示したような付加リセツト回路３１を一切不要と
する。これは、リセツト動作の最終段階が従来の
付加リセツト回路によつて処理されるのではな
く、コンピユータ自身が処理するからである。
示したような付加リセツト回路３１を一切不要と
する。これは、リセツト動作の最終段階が従来の
付加リセツト回路によつて処理されるのではな
く、コンピユータ自身が処理するからである。
第１図は本発明の一実施例を示す回路図、第２
図は本発明によるリセツトタイミングを説明する
ための波形図、第３図は一般的な外部リセツト回
路を備えた通常のワンチツプマイクロコンピユー
タユニツトの概観を示す図、第４図は第３図のマ
イクロコンピユータシステム内の主要部に現れる
信号波形図、第５図は従来の外部リセツト回路、
特に電源の立上り時、立下り時にともに有効なリ
セツト回路図、第６図は第５図のリセツト回路３
０を用いた場合の、第４図の時刻t2，t3およびt4
近傍の変化を示す波形図である。 １１……ワンチツプマイクロコンピユータ、１
２……外部リセツト端子、１４……電源オン／オ
フスイツチ回路、１５……電源制御端子、１６…
…電源供給端子、３０……外部リセツト回路、３
１……付加リセツト回路、５２……電源制御端
子、５８……内部バス、５９……命令レジスタ、
６７……命令デコーダ、I′RST……内部リセツト命
令信号（制御信号）、IRST……同期化内部リセツト
命令信号、VCC……電源レベル、VRST……リセツ
ト電源レベル。
図は本発明によるリセツトタイミングを説明する
ための波形図、第３図は一般的な外部リセツト回
路を備えた通常のワンチツプマイクロコンピユー
タユニツトの概観を示す図、第４図は第３図のマ
イクロコンピユータシステム内の主要部に現れる
信号波形図、第５図は従来の外部リセツト回路、
特に電源の立上り時、立下り時にともに有効なリ
セツト回路図、第６図は第５図のリセツト回路３
０を用いた場合の、第４図の時刻t2，t3およびt4
近傍の変化を示す波形図である。 １１……ワンチツプマイクロコンピユータ、１
２……外部リセツト端子、１４……電源オン／オ
フスイツチ回路、１５……電源制御端子、１６…
…電源供給端子、３０……外部リセツト回路、３
１……付加リセツト回路、５２……電源制御端
子、５８……内部バス、５９……命令レジスタ、
６７……命令デコーダ、I′RST……内部リセツト命
令信号（制御信号）、IRST……同期化内部リセツト
命令信号、VCC……電源レベル、VRST……リセツ
ト電源レベル。
Claims (1)
- 【特許請求の範囲】 １ 外部リセツト信号を受ける外部リセツト端子
１２と、 マイクロコンピユータ自身へ電源を供給するか
否かを制御するための電源制御信号を出力する電
源制御端子５２と、 前記マイクロコンピユータ内の中央処理装置に
より書込まれる信号を前記電源制御信号として保
持して前記電源制御端子５２へ出力する保持手段
６６と、 プログラム中の内部リセツト命令をデコードし
て内部リセツト命令信号を生成するデコード手段
６７と、 前記外部リセツト信号および前記内部リセツト
命令信号に応答してマスタリセツト信号を生成し
前記中央処理装置を初期化する手段５４と、 前記内部リセツト命令信号と前記マスタリセツ
ト信号を受け、前記保持手段６６をリセツトする
制御信号を出力するゲート手段６３，６４とを具
備し、 該ゲート手段６３，６４は、前記内部リセツト
命令信号の非生成中は前記外部リセツト信号に応
答して生成された前記マスタリセツト信号に応答
して前記保持手段６６をリセツトし、前記内部リ
セツト命令信号の生成中は該内部リセツト命令信
号に応答して生成された前記マスタリセツト信号
による前記保持手段６６のリセツトを禁止するよ
う構成することを特徴とするマイクロコンピユー
タ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126241A JPS6019220A (ja) | 1983-07-13 | 1983-07-13 | マイクロコンピユ−タ |
| US06/630,239 US4716521A (en) | 1983-07-13 | 1984-07-12 | Microcomputer |
| EP84304798A EP0132133B1 (en) | 1983-07-13 | 1984-07-13 | Microcomputer |
| DE8484304798T DE3485528D1 (de) | 1983-07-13 | 1984-07-13 | Mikrocomputer. |
| KR1019840004104A KR890004404B1 (ko) | 1983-07-13 | 1984-07-13 | 마이크로컴퓨터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126241A JPS6019220A (ja) | 1983-07-13 | 1983-07-13 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6019220A JPS6019220A (ja) | 1985-01-31 |
| JPH046973B2 true JPH046973B2 (ja) | 1992-02-07 |
Family
ID=14930283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58126241A Granted JPS6019220A (ja) | 1983-07-13 | 1983-07-13 | マイクロコンピユ−タ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4716521A (ja) |
| EP (1) | EP0132133B1 (ja) |
| JP (1) | JPS6019220A (ja) |
| KR (1) | KR890004404B1 (ja) |
| DE (1) | DE3485528D1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145354A (ja) * | 1984-08-10 | 1986-03-05 | Nec Corp | マイクロプロセツサ |
| JPS6151695A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体集積回路装置 |
| US5157270A (en) * | 1987-10-31 | 1992-10-20 | Canon Kabushiki Kaisha | Reset signal generating circuit |
| JPH01128112A (ja) * | 1987-11-13 | 1989-05-19 | Nec Ic Microcomput Syst Ltd | マイクロプロセッサ |
| JPH01202126A (ja) * | 1988-02-04 | 1989-08-15 | Matsushita Electric Ind Co Ltd | 充電装置 |
| JP2877378B2 (ja) * | 1989-09-29 | 1999-03-31 | 株式会社東芝 | パーソナルコンピュータ |
| JPH03154115A (ja) * | 1989-11-10 | 1991-07-02 | Seiko Instr Inc | 半導体集積回路 |
| US5287525A (en) * | 1989-11-29 | 1994-02-15 | Linear Technology Corporation | Software controlled power shutdown in an integrated circuit |
| JP2845541B2 (ja) * | 1990-01-30 | 1999-01-13 | 日本電気株式会社 | リセット回路を有する電源供給回路 |
| JPH04155417A (ja) * | 1990-10-19 | 1992-05-28 | Toshiba Corp | 機能拡張装置 |
| JPH07504282A (ja) * | 1991-11-12 | 1995-05-11 | マイクロチップ テクノロジー インコーポレイテッド | マイクロコントローラパワーアップ遅延装置 |
| US6085342A (en) * | 1997-05-06 | 2000-07-04 | Telefonaktiebolaget L M Ericsson (Publ) | Electronic system having a chip integrated power-on reset circuit with glitch sensor |
| US5943635A (en) * | 1997-12-12 | 1999-08-24 | Scenix Semiconductor Inc. | System and method for programmable brown-out detection and differentiation |
| JP2000122749A (ja) * | 1998-10-20 | 2000-04-28 | Mitsubishi Electric Corp | 発振停止検出装置 |
| JP2001228936A (ja) | 2000-02-18 | 2001-08-24 | Mitsubishi Electric Corp | 内部リセット信号生成回路を備えるマイクロコンピュータ |
| US6385120B1 (en) * | 2000-12-22 | 2002-05-07 | Texas Instruments Incorporated | Power-off state storage apparatus and method |
| US8504807B2 (en) | 2009-12-26 | 2013-08-06 | Intel Corporation | Rotate instructions that complete execution without reading carry flag |
| WO2018197694A1 (de) | 2017-04-28 | 2018-11-01 | Tigris Elektronik Gmbh | Signalverstärkerschaltung, spannungswandler und system |
| DE202018100884U1 (de) | 2018-02-16 | 2018-11-19 | Bundesrepublik Deutschland, vertreten durch die Bundesministerin für Wirtschaft und Energie, diese vertreten durch den Präsidenten der Bundesanstalt für Materialforschung und-prüfung (BAM) | Vorrichtung zum Befüllen von Gasspeichern |
| US12488826B2 (en) * | 2022-10-08 | 2025-12-02 | Changxin Memory Technologies, Inc. | Counting control circuit , method for counting control circuit and semiconductor memory with counting control circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1507178A (en) * | 1974-10-30 | 1978-04-12 | Motorola Inc | Microprocessor integrated circuit and chip |
| GB1545169A (en) * | 1977-09-22 | 1979-05-02 | Burroughs Corp | Data processor system including data-save controller for protection against loss of volatile memory information during power failure |
| US4276593A (en) * | 1979-03-30 | 1981-06-30 | Beckman Instruments, Inc. | Transfer system for multi-variable control units |
| DE2936683B1 (de) * | 1979-09-11 | 1980-05-08 | Siemens Ag | Ruecksetzschaltung fuer Mikroprozessoren |
| US4509140A (en) * | 1980-11-10 | 1985-04-02 | Wang Laboratories, Inc. | Data transmitting link |
| JPS583009A (ja) * | 1981-06-30 | 1983-01-08 | Nec Corp | デ−タ処理装置の電源制御装置 |
| JPS5812034A (ja) * | 1981-07-15 | 1983-01-24 | Nec Corp | 情報処理装置 |
| JPS58127262A (ja) * | 1982-01-25 | 1983-07-29 | Toshiba Corp | マイクロコンピユ−タ |
-
1983
- 1983-07-13 JP JP58126241A patent/JPS6019220A/ja active Granted
-
1984
- 1984-07-12 US US06/630,239 patent/US4716521A/en not_active Expired - Lifetime
- 1984-07-13 KR KR1019840004104A patent/KR890004404B1/ko not_active Expired
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| US4716521A (en) | 1987-12-29 |
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| KR850001566A (ko) | 1985-03-30 |
| JPS6019220A (ja) | 1985-01-31 |
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