JPH0470262A - 画像データ時間軸変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像データを時間軸で縮小および拡大する画像
データ時間軸変換回路に関する。

「従来の技術〕 従来より、ランダムアクセスメモリ（ＲＡＭ）を使用し
て、画像の各種時間軸変換が実用化されている。また、
画像の縮小、拡大および方式変換等の多様な応用が考え
られている。ところで、動画像の時間軸変換においては
、画像メモリの高速アクセスを行うために、画像メモリ
の制御回路は高速動作が要求される。このため、画像メ
モリ周辺の制御回路には、比較的大規模な専用ハードウ
ェアを使用している。

〔発明が解決しようとする課題〕

従来、画像メモリを使用して動画像の時間軸変換を行う
ためには、比較的大規模な専用ハードウェアを使用した
画像データ時間軸変換回路が必要であるという問題点が
ある。

本発明の目的は、簡単且つ小規模なハードウェアで高速
度の時間軸変換を行うことのできる画像データ時間軸変
換回路を提供することにある。

〔課題を解決するための手段〕

本発明の画像データ時間軸変換回路は、書込みおよび読
出しアドレスに応して画像データの書込みおよび読出し
を行う画像メモリと、制御パルスを発生するパルス発生
回路と、前記書込みアドレスを発生する書込みアドレス
発生回路と、前記読出しアドレスを発生する読出しアド
レス発生回路とを備え、前記書込みアドレス発生回路お
よび前記読出しアドレス発生回路の内少なくとも一方が
前記制御パルスに応じてアドレスを更新する構成である
。また、前記パルス発生回路は、任意に設定されるパル
ス列に従って前記制御パルスを発生するように構成して
もよい。更に、前記パルス発生回路は、複数のレジスタ
からなる帰還型シフトレジスタ回路を有して構成しても
よい。

〔実施例〕

次に図面を参照して本発明を説明する。

第１図は本発明の一実施例を示すブロック図であり、画
像データを時間軸で縮小する場合の構成を示している。

同図において、画像データを記憶する画像メモリ１０と
、書込みクロ・・ｌりＣＷおよび制御パルスＹに応じて
画像データの書込みアドレスＡｗを発生する書込アドレ
ス発生回路２０と、読出しクロックＣ１に応じて画像デ
ータの読出しアドレスＡＲを発生する読出しアドレス発
生回路２１と、書込アドレス発生回路２０を制御する制
御パルスＹを発生するパルス発生回路３０とを備えてい
る。

次に、動作について説明する。

入力画像データＤ＋は、書込みアドレスＡｔに応じて画
像メモリ１０に書込まれ、また、読出しアドレスＡｌ１
１に応じて画像メモリ１０から出力画像データＤ。とじ
て読出される。ところで、書込アドレス発生回路２０は
、パルス発生回路３０から出力される制御パルスＹが論
理“１”のときに書込みアドレスＡｗを更新する。ここ
で−第２図に示すタイムチャートを参照して動作を説明
する。第２図（ａ’）は制御パルスＹの一例を示してお
り、同図（ｂ）は書込みアドレスＡｔを示している。書
込みアドレスＡｔは、制御パルスＹが論理“１′となる
毎にアドレスが更新されていく。

同図（ｃ）は入力画像データＤ＋を示しており、書込み
クロックＣＷに同期して連続して入力している。同図（
ｄ）は画像メモリ１０に書込まれる画像データを示して
おり、制御パルスＹが論理“１”となる時点の入力画像
データＤＩが選択されて書込まれる。このように間引か
れて画像メモリ１０に書込まれた画像データを、読出し
アドレス八〇に応じて連続して読出すことにより、時間
軸が縮小された画像データを高速度で得ることができる
。

第３図はパルス発生回路２０を示す図であり、レジスタ
１〜Ｎで構成された帰還型シフトレジスタである。各レ
ジスタ１〜Ｎの初期値は初期値信号Ｘによって同時に入
力される。その後、入力された初期値はクロック信号Ｃ
ｗに同期してレジスタ１〜Ｎの星から右ヘシフトしなが
ら巡回し、レジスタＮの内容が制御パルスＹとして出力
される。

従って、左から右へＮ回シフトする毎に初期状態に戻る
ので、周期Ｎクロックの制御パルスＹが得られる。パル
ス発生回路３０に任意のパターンの初期値を入力するこ
とにより、任意の時間軸変換が可能となる。

なお、本実施例ではパルス発生回路として帰還型シフト
レジスタの場合で説明したが、その他の回路であっても
よい。また、パルス発生回路を書込みアドレス発生回路
と組合せて時間軸を縮小する場合について述べたが、パ
ルス発生回路を読出しアドレス発生回路と組合せること
により、時間軸が拡大された画像データが得られること
は明らかである。

〔発明の効果〕

以上説明したように本発明によれば、画像メモリの書込
みアドレスおよび読出しアドレスの更新を制御パルスに
よって制御することにより、画像データの時間軸変換を
簡単な回路構成で高速度で処理することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図（
ａ）は制御パルスＹの一例を示す図、第２図（ｂ）は書
込みアドレスＡｗを示す図、第２図（ｃ）は入力画像デ
ータＤ１を示す図、第２図（ｄ）は画像メモリに書込ま
れた画像データを示す図、第３区はパルス発生回路３０
を示す図である。 １〜Ｎ・・・レジスタ、１０・・・画像メモリ、２０・
・・書込アドレス発生回路、２１−・・読出しアドレス
発生回路、３０・・・パルス発生回路、ＡＲ−・・読出
しアドレス、ＡＮ−・・書込みアドレス、Ｙ・・・制御
パルス。

Claims (1)

1. 【特許請求の範囲】 １、書込みおよび読出しアドレスに応じて画像データの
   書込みおよび読出しを行う画像メモリと、制御パルスを
   発生するパルス発生回路と、前記書込みアドレスを発生
   する書込みアドレス発生回路と、前記読出しアドレスを
   発生する読出しアドレス発生回路とを備え、前記書込み
   アドレス発生回路および前記読出しアドレス発生回路の
   内少なくとも一方が前記制御パルスに応じてアドレスを
   更新することを特徴とする画像データ時間軸変換回路。 ２、前記パルス発生回路は、任意に設定されるパルス列
   に従って前記制御パルスを発生することを特徴とする請
   求項１記載の画像データ時間軸変換回路。 ３、前記パルス発生回路は、複数のレジスタからなる帰
   還型シフトレジスタ回路を有してなることを特徴とする
   請求項１または２記載の画像データ時間軸変換回路。