JPH0470660B2 - - Google Patents
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- JPH0470660B2 JPH0470660B2 JP60168186A JP16818685A JPH0470660B2 JP H0470660 B2 JPH0470660 B2 JP H0470660B2 JP 60168186 A JP60168186 A JP 60168186A JP 16818685 A JP16818685 A JP 16818685A JP H0470660 B2 JPH0470660 B2 JP H0470660B2
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Description
【発明の詳細な説明】
［概要］
複数の端末を接続している端末制御基板を２系
統の制御チヤネルから制御できる端末制御装置に
おいて、各基板と制御チヤネル間のアドレスバス
の構成を簡易にした端末制御方法である。
統の制御チヤネルから制御できる端末制御装置に
おいて、各基板と制御チヤネル間のアドレスバス
の構成を簡易にした端末制御方法である。
［産業上の利用分野］
本発明は複数の端末と接続している端末制御基
板を２系統のホストコンピユータから、例えばデ
ユアル制御するときの端末制御方法に関する。
板を２系統のホストコンピユータから、例えばデ
ユアル制御するときの端末制御方法に関する。
［従来の技術］
第４図に示す従来の装置において、１Ａ，１Ｂ
はＡ系統、Ｂ系統のホストシステムバス、２Ａ，
２Ｂは制御チヤネル、３１，３２は接続バスで制
御信号バス、データバス、アドレスバスを一括し
ていう。４１〜４４…は端末制御基板、５１〜５
ｎは端末を示す。即ち複数の端末５１〜５ｎが１
つの端末制御基板に接続され、該端末制御基板を
介してＡ，Ｂ何れかの系統のホストコンピユータ
により制御されている。通常はデユアル制御であ
つて、各ホストコンピユータが大略半分ずつの端
末を制御し、若し異常状態が発生したときは、正
常の方のホストが全体の端末を制御する。通常は
チヤネルと端末制御基板にマイクロプロセツサを
具備し、各種制御を行つている。また端末制御基
板にダイレクトメモリアクセス部４１−１
（DMAC）を具備し、端末と制御チヤネル間のデ
ータ授受を行つている。
はＡ系統、Ｂ系統のホストシステムバス、２Ａ，
２Ｂは制御チヤネル、３１，３２は接続バスで制
御信号バス、データバス、アドレスバスを一括し
ていう。４１〜４４…は端末制御基板、５１〜５
ｎは端末を示す。即ち複数の端末５１〜５ｎが１
つの端末制御基板に接続され、該端末制御基板を
介してＡ，Ｂ何れかの系統のホストコンピユータ
により制御されている。通常はデユアル制御であ
つて、各ホストコンピユータが大略半分ずつの端
末を制御し、若し異常状態が発生したときは、正
常の方のホストが全体の端末を制御する。通常は
チヤネルと端末制御基板にマイクロプロセツサを
具備し、各種制御を行つている。また端末制御基
板にダイレクトメモリアクセス部４１−１
（DMAC）を具備し、端末と制御チヤネル間のデ
ータ授受を行つている。
［発明が解決しようとする問題点］
このとき端末制御基板４１などの入出力信号線
は極めて多数となつている。即ち異常状態を考慮
しＡ系統、Ｂ系統と２系統分のバスと接続してお
くため、接続コネクタ端子４１−２の端子数を２
倍必要とし、バツクパネル特に端子板の設計製作
か複雑面倒となつた。当然接続バスの値段も高く
ついた。本発明の目的は前述の欠点を改善するた
め、制御チヤネル内にアドレスレジスタとアドレ
スデコーダを具備し、端末制御基板と制御チヤネ
ル間のアドレスバス数を少なくした端末制御方法
を提供することにある。
は極めて多数となつている。即ち異常状態を考慮
しＡ系統、Ｂ系統と２系統分のバスと接続してお
くため、接続コネクタ端子４１−２の端子数を２
倍必要とし、バツクパネル特に端子板の設計製作
か複雑面倒となつた。当然接続バスの値段も高く
ついた。本発明の目的は前述の欠点を改善するた
め、制御チヤネル内にアドレスレジスタとアドレ
スデコーダを具備し、端末制御基板と制御チヤネ
ル間のアドレスバス数を少なくした端末制御方法
を提供することにある。
［問題点を解決するための手段］
前述の問題点を解決するため本発明が採用した
手段は、複数の端末５１…５ｎとそれぞれ接続さ
れている複数の端末制御基板４１…４４との間の
データ転送を２系統の制御チヤネル２Ａ，２Ｂか
ら接続バスを介して制御し、該制御チヤネル２
Ａ，２Ｂ内のチヤネルバツフア２５に該転送され
たデータを格納してホスト側へと転送する端末制
御方法において、前記複数の端末５１…５ｎから
各制御チヤネル２Ａ，２Ｂにデータを転送する場
合は、予め前記複数の端末制御基板４１…４４の
共通のアドレスをアドレスレジスタ２４に格納し
て置き、該複数の端末制御基板４１…４４から転
送されてくる独自のアドレスに該共通のアドレス
を加えて、チヤネルバツフア２５の領域を指定
し、当該指定された領域に転送データを格納し、
該各制御チヤネル２Ａ，２Ｂから複数の端末５１
…５ｎにデータを送信する場合は、予め前記複数
の端末制御基板４１…４４それぞれに対応するア
ドレスをアドレスデコーダ２３によつてデコード
することにより当該端末制御基板４１を指定し、
更に当該複数の端末制御基板４１…４４の下位側
にそれぞれ接続されている該複数の端末５１…５
ｎを前記接続バスによつて指定することで構成す
る。
手段は、複数の端末５１…５ｎとそれぞれ接続さ
れている複数の端末制御基板４１…４４との間の
データ転送を２系統の制御チヤネル２Ａ，２Ｂか
ら接続バスを介して制御し、該制御チヤネル２
Ａ，２Ｂ内のチヤネルバツフア２５に該転送され
たデータを格納してホスト側へと転送する端末制
御方法において、前記複数の端末５１…５ｎから
各制御チヤネル２Ａ，２Ｂにデータを転送する場
合は、予め前記複数の端末制御基板４１…４４の
共通のアドレスをアドレスレジスタ２４に格納し
て置き、該複数の端末制御基板４１…４４から転
送されてくる独自のアドレスに該共通のアドレス
を加えて、チヤネルバツフア２５の領域を指定
し、当該指定された領域に転送データを格納し、
該各制御チヤネル２Ａ，２Ｂから複数の端末５１
…５ｎにデータを送信する場合は、予め前記複数
の端末制御基板４１…４４それぞれに対応するア
ドレスをアドレスデコーダ２３によつてデコード
することにより当該端末制御基板４１を指定し、
更に当該複数の端末制御基板４１…４４の下位側
にそれぞれ接続されている該複数の端末５１…５
ｎを前記接続バスによつて指定することで構成す
る。
本発明においては、端末から制御チヤネル方向
へデータ転送を行うときは複数の端末とそれぞれ
接続されている複数の端末制御基板と共通なアド
レスとその端末制御基板からの独自のアドレスを
加えて、端末から制御チヤネルに転送されるデー
タを格納するチヤネルバツフアの格納領域の指定
を行つているから、共通のアドレスを前もつて別
に格納することで、その分だけ端末制御基板と制
御チヤネル間のアドレスバス数を減少することが
できる。
へデータ転送を行うときは複数の端末とそれぞれ
接続されている複数の端末制御基板と共通なアド
レスとその端末制御基板からの独自のアドレスを
加えて、端末から制御チヤネルに転送されるデー
タを格納するチヤネルバツフアの格納領域の指定
を行つているから、共通のアドレスを前もつて別
に格納することで、その分だけ端末制御基板と制
御チヤネル間のアドレスバス数を減少することが
できる。
また制御チヤネルから端末へとデータ転送を行
うときは、まず複数の端末とそれぞれ接続された
複数の端末制御基板はアドレスの一部分のビツト
をアドレスデコーダを用いてデコードすることに
より指定し、そのデコードされた端末の指定は制
御チヤネルと端末制御基板間を接続している接続
バス（アドレスバス）にて残余のアドレスビツト
を送出することにより指定するようにしているか
ら、該接続バス（アドレスバス）に関しては端末
制御基板をデコーダによつて指定する分のアドレ
スビツトを減少することができる。
うときは、まず複数の端末とそれぞれ接続された
複数の端末制御基板はアドレスの一部分のビツト
をアドレスデコーダを用いてデコードすることに
より指定し、そのデコードされた端末の指定は制
御チヤネルと端末制御基板間を接続している接続
バス（アドレスバス）にて残余のアドレスビツト
を送出することにより指定するようにしているか
ら、該接続バス（アドレスバス）に関しては端末
制御基板をデコーダによつて指定する分のアドレ
スビツトを減少することができる。
［実施例］
第１図は本発明の実施例の構成を示す図で、１
Ａ，１ＢはＡ系統、Ｂ系統のホストシステムバ
ス、２Ａ，２Ｂは制御チヤネル、３３，３４は接
続バスで従来のバス３１，３２と比較し、特にア
ドレスバスを略半分の数としたもの、４１，４２
…は端末制御基板で端末制御装置の主要部となる
もの、５１〜5nは端末を示す。２１はチヤネル
バス、２２はチヤネルマイクロプロセツサ、２３
はアドレスデコーダ、２４はアドレスレジスタ、
２５はチヤネルバツフア、２６はダイレクトメモ
リアクセス部を示す。アドレスデコーダ２３とア
ドレスレジスタ２４は後述するように所定の場合
に動作する。
Ａ，１ＢはＡ系統、Ｂ系統のホストシステムバ
ス、２Ａ，２Ｂは制御チヤネル、３３，３４は接
続バスで従来のバス３１，３２と比較し、特にア
ドレスバスを略半分の数としたもの、４１，４２
…は端末制御基板で端末制御装置の主要部となる
もの、５１〜5nは端末を示す。２１はチヤネル
バス、２２はチヤネルマイクロプロセツサ、２３
はアドレスデコーダ、２４はアドレスレジスタ、
２５はチヤネルバツフア、２６はダイレクトメモ
リアクセス部を示す。アドレスデコーダ２３とア
ドレスレジスタ２４は後述するように所定の場合
に動作する。
端末と制御チヤネル間のデータ転送をダイレク
トメモリアクセス方式で行うとき、転送先の領域
アドレスについて予定され、そのアドレスがマイ
クロプロセツサにおいて判つている。またダイレ
クトメモリアクセス制御装置は、転送すべきデー
タに先立つてそのアドレスをアドレスバスにより
送出する。アドレスバスは従来20本のように多量
であつたが、本発明によると例えば11本のように
少なくできる。
トメモリアクセス方式で行うとき、転送先の領域
アドレスについて予定され、そのアドレスがマイ
クロプロセツサにおいて判つている。またダイレ
クトメモリアクセス制御装置は、転送すべきデー
タに先立つてそのアドレスをアドレスバスにより
送出する。アドレスバスは従来20本のように多量
であつたが、本発明によると例えば11本のように
少なくできる。
今、端末５１から制御チヤネル２Ａへデータ転
送を行う場合、ホストコンピユータ（図示せず）
が制御チヤネル２Ａを含めチヤネルバツフア２５
についてのアドレスを予め全体的に知つているの
で、チヤネルバツフア２５のアドレスはマイクロ
プロセツサ２２を介し、アドレスレジスタ２４に
アドレスの一部を印加しておく。アドレスレジス
タ２４の部分は第２図に詳細を示す構成となつて
いる。第２図において３５は書込レジスタ、３
６，３７はゲートを示す。信号AB１０〜１９は
チヤネルバツフア２５についての格納アドレス、
WCは書込レジスタ３５についての書込コマンド
信号、RGSはアドレスレジスタ２４の回路がア
クセスされたことを示す信号、RCは書込レジス
タ３５の格納内容を読出すための信号、DMダイ
レクトメモリアクセス動作をしていることを示す
信号である。前述のようにチヤネルバツフア２５
についてのアドレスは信号WCとRGSが同時に揃
つたときアドレスビツトAB１０〜１９が書込レ
ジスタ３５に対し予めラツチされる。次にダイレ
クトメモリアクセス部２６が動作してデータ転送
を行うとき、アドレスビツトの上位ビツト00〜09
の指定で制御チヤネルが定まり、その制御チヤネ
ル内で予め指定されていたチヤネルバツフアのア
ドレスが前記書込みレジスタ３５を読出すことで
定まるから、当該アドレスのデータが読出され転
送が開始される。このとき第２図においてダイレ
クトメモリアクセス動作のため信号DMが印加さ
れゲート３７が開くから、書込レジスタ３４内の
アドレスビツトはAB１０〜１９として出力され
る。
送を行う場合、ホストコンピユータ（図示せず）
が制御チヤネル２Ａを含めチヤネルバツフア２５
についてのアドレスを予め全体的に知つているの
で、チヤネルバツフア２５のアドレスはマイクロ
プロセツサ２２を介し、アドレスレジスタ２４に
アドレスの一部を印加しておく。アドレスレジス
タ２４の部分は第２図に詳細を示す構成となつて
いる。第２図において３５は書込レジスタ、３
６，３７はゲートを示す。信号AB１０〜１９は
チヤネルバツフア２５についての格納アドレス、
WCは書込レジスタ３５についての書込コマンド
信号、RGSはアドレスレジスタ２４の回路がア
クセスされたことを示す信号、RCは書込レジス
タ３５の格納内容を読出すための信号、DMダイ
レクトメモリアクセス動作をしていることを示す
信号である。前述のようにチヤネルバツフア２５
についてのアドレスは信号WCとRGSが同時に揃
つたときアドレスビツトAB１０〜１９が書込レ
ジスタ３５に対し予めラツチされる。次にダイレ
クトメモリアクセス部２６が動作してデータ転送
を行うとき、アドレスビツトの上位ビツト00〜09
の指定で制御チヤネルが定まり、その制御チヤネ
ル内で予め指定されていたチヤネルバツフアのア
ドレスが前記書込みレジスタ３５を読出すことで
定まるから、当該アドレスのデータが読出され転
送が開始される。このとき第２図においてダイレ
クトメモリアクセス動作のため信号DMが印加さ
れゲート３７が開くから、書込レジスタ３４内の
アドレスビツトはAB１０〜１９として出力され
る。
次に制御チヤネル２Ａから端末５１〜データ転
送を行う場合について説明する。制御チヤネル２
Ａのチヤネルバツフア２５に予め準備されたデー
タは、ダイレクトメモリアクセス部２６の制御に
より転送される。そのとき端末に対するアドレス
のうち、上位10ビツトについてはマイクロプロセ
ツサ２２がアドレスデコーダ２３を印加し、下位
10ビツトは所定のアドレス10本を使用して端末制
御基板４１に転送する。アドレスデコーダ２３は
印加されたアドレスをデコードし、所定の端末制
御基板４１に転送する。アドレスデコーダ２３は
印加されたアドレスをデコードし、所定の端末制
御基板４１に対応するアドレスバスに信号を付与
する。特定のアドレスバスを特定の端末制御基板
と対応させることが良い。そのため前記上位ビツ
トで特定された端末制御基板４１が指定されたこ
とを知り、内部のマイクロプロセツサ（図示せ
ず）は下位アドレスによつて端末の指定を行うこ
とができる。そのため制御チヤネル２Ａ内のダイ
レクトメモリアクセス部２６はチヤネルバツフア
２５のデータを端末５１へ転送できる。
送を行う場合について説明する。制御チヤネル２
Ａのチヤネルバツフア２５に予め準備されたデー
タは、ダイレクトメモリアクセス部２６の制御に
より転送される。そのとき端末に対するアドレス
のうち、上位10ビツトについてはマイクロプロセ
ツサ２２がアドレスデコーダ２３を印加し、下位
10ビツトは所定のアドレス10本を使用して端末制
御基板４１に転送する。アドレスデコーダ２３は
印加されたアドレスをデコードし、所定の端末制
御基板４１に転送する。アドレスデコーダ２３は
印加されたアドレスをデコードし、所定の端末制
御基板４１に対応するアドレスバスに信号を付与
する。特定のアドレスバスを特定の端末制御基板
と対応させることが良い。そのため前記上位ビツ
トで特定された端末制御基板４１が指定されたこ
とを知り、内部のマイクロプロセツサ（図示せ
ず）は下位アドレスによつて端末の指定を行うこ
とができる。そのため制御チヤネル２Ａ内のダイ
レクトメモリアクセス部２６はチヤネルバツフア
２５のデータを端末５１へ転送できる。
第３図はアドレスデコーダ２３についての具体
的構成例を示す図である。第３図において３８は
アドレス下位ビツトの設定回路、３９は比較回
路、TMSは端末制御基板がアクセスされたこと
を示すデコード信号である。アドレス設定回路３
８は前述の例えば上位10ビツトを予め設定してお
く。データ転送に際し、端末をアクセスするアド
レスが定まつたとき、上位10ビツトは第３図の端
子AB００〜０９に印加されるので、比較回路３
９で一致したときの出力信号TMSにより端末制
御基板が特定される。次にアドレスの下位ビツト
により所定の端末がアクセス可能となる。
的構成例を示す図である。第３図において３８は
アドレス下位ビツトの設定回路、３９は比較回
路、TMSは端末制御基板がアクセスされたこと
を示すデコード信号である。アドレス設定回路３
８は前述の例えば上位10ビツトを予め設定してお
く。データ転送に際し、端末をアクセスするアド
レスが定まつたとき、上位10ビツトは第３図の端
子AB００〜０９に印加されるので、比較回路３
９で一致したときの出力信号TMSにより端末制
御基板が特定される。次にアドレスの下位ビツト
により所定の端末がアクセス可能となる。
［発明の効果］
このようにして本発明によると従来アドレスバ
スが各系統に2n本ずつあつたとすれば、半分か、
半分に１本付加すること、即ちｎ＋１本ずつで済
むため、両系統では２（ｎ−１）本減少させるこ
とができる。このようにして本発明によると、し
たがつて制御チヤネルと端末チヤネルと端末制御
基板間の接続バス数を大きく減らすことができ、
端末制御基板の構成が簡易化される。例えば接続
バスについてドライバ・レシーバ・アドレスパリ
テイ回路が減少できることである。
スが各系統に2n本ずつあつたとすれば、半分か、
半分に１本付加すること、即ちｎ＋１本ずつで済
むため、両系統では２（ｎ−１）本減少させるこ
とができる。このようにして本発明によると、し
たがつて制御チヤネルと端末チヤネルと端末制御
基板間の接続バス数を大きく減らすことができ、
端末制御基板の構成が簡易化される。例えば接続
バスについてドライバ・レシーバ・アドレスパリ
テイ回路が減少できることである。
第１図は本発明の実施例の構成を示す図、第２
図・第３図は第１図中のアドレスレジスタ・アド
レスデコーダの具体的構成を示す図、第４図は従
来の端末制御装置の構成を示す図である。 １Ａ，１Ｂ……ホストシステムバス、２Ａ，２
Ｂ……制御チヤネル、２３……アドレスデコー
ダ、２４……アドレスレジスタ、２５……チヤネ
ルバツフア、４１〜４４……端末制御基板、５１
〜５ｎ……端末。
図・第３図は第１図中のアドレスレジスタ・アド
レスデコーダの具体的構成を示す図、第４図は従
来の端末制御装置の構成を示す図である。 １Ａ，１Ｂ……ホストシステムバス、２Ａ，２
Ｂ……制御チヤネル、２３……アドレスデコー
ダ、２４……アドレスレジスタ、２５……チヤネ
ルバツフア、４１〜４４……端末制御基板、５１
〜５ｎ……端末。
Claims (1)
- 【特許請求の範囲】 １ 複数の端末５１…５ｎとそれぞれ接続されて
いる複数の端末制御基板４１…４４との間のデー
タ転送を２系統の制御チヤネル２Ａ，２Ｂから接
続バスを介して制御し、該制御チヤネル２Ａ，２
Ｂ内のチヤネルバツフア２５に該転送されたデー
タを格納してホスト側へと転送する端末制御方法
において、 前記複数の端末５１…５ｎから各制御チヤネル
２Ａ，２Ｂにデータを転送する場合は、予め前記
複数の端末制御基板４１…４４の共通のアドレス
をアドレスレジスタ２４に格納して置き、該複数
の端末制御基板４１…４４から転送されてくる独
自のアドレスに該共通のアドレスを加えて、チヤ
ネルバツフア２５の領域を指定し、当該指定され
た領域に転送データを格納し、 該各制御チヤネル２Ａ，２Ｂから複数の端末５
１…５ｎにデータを送信する場合は、予め前記複
数の端末制御基板４１…４４それぞれに対応する
アドレスをアドレスデコーダ２３によつてデコー
ドすることにより当該端末制御基板４１を指定
し、更に当該複数の端末制御基板４１…４４の下
位側にそれぞれ接続されている該複数の端末５１
…５ｎを前記接続バスによつて指定すること を特徴とする端末制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60168186A JPS6227850A (ja) | 1985-07-30 | 1985-07-30 | 端末制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60168186A JPS6227850A (ja) | 1985-07-30 | 1985-07-30 | 端末制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6227850A JPS6227850A (ja) | 1987-02-05 |
| JPH0470660B2 true JPH0470660B2 (ja) | 1992-11-11 |
Family
ID=15863377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60168186A Granted JPS6227850A (ja) | 1985-07-30 | 1985-07-30 | 端末制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6227850A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010179724A (ja) * | 2009-02-04 | 2010-08-19 | Kanto Auto Works Ltd | 車両用の荷物収納システム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55140926A (en) * | 1979-04-19 | 1980-11-04 | Idec Izumi Corp | Address controller of data processor |
| JPS5685134A (en) * | 1979-12-14 | 1981-07-11 | Nec Corp | Input/output controlling system for data processor |
| JPS5960547A (ja) * | 1982-09-29 | 1984-04-06 | Hitachi Ltd | インタ−フエイス変換装置 |
-
1985
- 1985-07-30 JP JP60168186A patent/JPS6227850A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6227850A (ja) | 1987-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |