JPH01102670A - アドレスバス制御装置 - Google Patents
アドレスバス制御装置Info
- Publication number
- JPH01102670A JPH01102670A JP62259585A JP25958587A JPH01102670A JP H01102670 A JPH01102670 A JP H01102670A JP 62259585 A JP62259585 A JP 62259585A JP 25958587 A JP25958587 A JP 25958587A JP H01102670 A JPH01102670 A JP H01102670A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理システムのバスの制御に関し、特
に、アドレスデータ幅が異なる複数のバスとそれらより
アドレスデータ幅が小さい装置の接続切替えをダイナミ
ックに制御するための、アドレスバス制御装置に崗する
。
に、アドレスデータ幅が異なる複数のバスとそれらより
アドレスデータ幅が小さい装置の接続切替えをダイナミ
ックに制御するための、アドレスバス制御装置に崗する
。
マイクロプロセッサを中心に構成されるデータ処理シス
テムにおいて、マイクロプロセッサとメモリを接続する
バスと、Ｉ／Ｏ群を接続するバスと、これらのバス間に
介在するバッファゲートを有するバス構成が、しばしば
採用される。近年、マイクロプロセッサの高級化が進む
につれて、その取扱えるアドレス空間、すなわちアドレ
スデータの幅（ビット数）が拡大し、最近では、３２ビ
ツト（４ＧＢ）のアドレス空間を取扱えるものが出現し
ている。しかし、このようなアドレス空間は、Ｉ／Ｏ群
にとっては広過ぎる。そこで、システムバスのアドレス
データ幅をそれよりも小さく（例えば２８ビツト、２５
６ＭＢ）設定し、それにより、アドレス信号線とデコー
ダのハードウェアを削減するのが普通である。
テムにおいて、マイクロプロセッサとメモリを接続する
バスと、Ｉ／Ｏ群を接続するバスと、これらのバス間に
介在するバッファゲートを有するバス構成が、しばしば
採用される。近年、マイクロプロセッサの高級化が進む
につれて、その取扱えるアドレス空間、すなわちアドレ
スデータの幅（ビット数）が拡大し、最近では、３２ビ
ツト（４ＧＢ）のアドレス空間を取扱えるものが出現し
ている。しかし、このようなアドレス空間は、Ｉ／Ｏ群
にとっては広過ぎる。そこで、システムバスのアドレス
データ幅をそれよりも小さく（例えば２８ビツト、２５
６ＭＢ）設定し、それにより、アドレス信号線とデコー
ダのハードウェアを削減するのが普通である。
ところで、システムバスに接続したい１７０群には、種
々異なるアドレス空間を持つ従来の各種マイクロプロセ
ッサに合わせて開発されたものがあり、中には、前記の
ように設計されたシステムバスのアドレスデータ幅より
も更に小さいアドレスデータ幅を持つ装置も含まれる。
々異なるアドレス空間を持つ従来の各種マイクロプロセ
ッサに合わせて開発されたものがあり、中には、前記の
ように設計されたシステムバスのアドレスデータ幅より
も更に小さいアドレスデータ幅を持つ装置も含まれる。
このような装置は、このシステムバスを介してＤＭＡに
よるデータ転送を行なうことができない。そこで、アド
レスビットの不足を補なうバンク設定レジスタを設ける
ことにより、このシステムバスを介してのＤＭＡを可能
にすることが、従来行なわれている。
よるデータ転送を行なうことができない。そこで、アド
レスビットの不足を補なうバンク設定レジスタを設ける
ことにより、このシステムバスを介してのＤＭＡを可能
にすることが、従来行なわれている。
なお、中央処理装置専用の内部バスと他の装置も使用す
る外部バスの設置、アドレスデータめ特定ビットのバス
識別情報としての使用、バンク設定レジスタによる不足
アドレスビットの補充等を含むマイクロコンピュータシ
ステムの一例は、特開昭６０−２３２６８号公報に記載
されている。
る外部バスの設置、アドレスデータめ特定ビットのバス
識別情報としての使用、バンク設定レジスタによる不足
アドレスビットの補充等を含むマイクロコンピュータシ
ステムの一例は、特開昭６０−２３２６８号公報に記載
されている。
前記のようなバス制御機構では、システムバスよりアド
レスデータ幅が小さい装置にとって、メモリバスとシス
テムバスをダイナミックに選択・切換えて、それらの任
意のものを介するＤＭＡを行なうことは、不可能で゛あ
る。
レスデータ幅が小さい装置にとって、メモリバスとシス
テムバスをダイナミックに選択・切換えて、それらの任
意のものを介するＤＭＡを行なうことは、不可能で゛あ
る。
本発明の目的は、前記のような制約の除去、すなわち、
システムバスに接続され、アドレスデータ幅がそれより
小さい装置が、システムバス及びそれとアドレスデータ
幅の異なるメモリバスをダイナミックに切替えて、それ
らの任意のものを介してＤＭＡが行なえるような、アド
レスバス制御装置を提供することにある。
システムバスに接続され、アドレスデータ幅がそれより
小さい装置が、システムバス及びそれとアドレスデータ
幅の異なるメモリバスをダイナミックに切替えて、それ
らの任意のものを介してＤＭＡが行なえるような、アド
レスバス制御装置を提供することにある。
本発明によるアドレスバス制御装置は、第１バス（例え
ばメモリバス）及び第２バス（例えばシ、 ステムバ
ス）のいずれよりもアドレスデータ幅が小さくて第２バ
スに接続された機器から、アドレスデータの予め定めら
れた部分をバス識別情報として受取る手段と、第１バス
及び第２バスの各アドレスデータ幅とバス識別情報を除
く前記機器からのアドレスデータとのデータ幅の差を充
たすデータをそれぞれ保持する第１及び第２データ保持
手段と、バス識別情報に応答して、バス識別情報が第１
バスを示せば、バス識別情報を除く前記機器からのアド
レスデータを第２バスから第１バスの対応部分に転送す
るとともに、第１データ保持手段の内容を第１バスの対
応部分に転送し、また。
ばメモリバス）及び第２バス（例えばシ、 ステムバ
ス）のいずれよりもアドレスデータ幅が小さくて第２バ
スに接続された機器から、アドレスデータの予め定めら
れた部分をバス識別情報として受取る手段と、第１バス
及び第２バスの各アドレスデータ幅とバス識別情報を除
く前記機器からのアドレスデータとのデータ幅の差を充
たすデータをそれぞれ保持する第１及び第２データ保持
手段と、バス識別情報に応答して、バス識別情報が第１
バスを示せば、バス識別情報を除く前記機器からのアド
レスデータを第２バスから第１バスの対応部分に転送す
るとともに、第１データ保持手段の内容を第１バスの対
応部分に転送し、また。
バス識別情報が第２バスを示せば、第２データ保持手段
の内容を第２バスの対応部分に転送する転送手段とを有
する。これらのデータ保持手段へは。
の内容を第２バスの対応部分に転送する転送手段とを有
する。これらのデータ保持手段へは。
プロセッサからデータがセットされるようにするのがよ
い。
い。
バス識別情報が第１バスへのアクセスが要求されている
ことを示していれば、前記機器からのバス識別情報を除
くアドレスデータと第１データ保持手段の内容が連結さ
れて、第１バスに対して定められたデータ幅のアドレス
データを形成し、これが第１バスに送られる。また、バ
ス識別情報が第２バスへのアクセスが要求されているこ
とを示していれば、第２データ保持手段の内容が、第２
バスにおいて、前記機器からのバス識別情報を除くアド
レスデータと組合されて、所要データ幅のアドレスデー
タを形成する。したがって、第１バスを介するＤＭＡと
第２バスを介するＤＭＡの間の切替えを、ダイナミック
に行なうことができる。
ことを示していれば、前記機器からのバス識別情報を除
くアドレスデータと第１データ保持手段の内容が連結さ
れて、第１バスに対して定められたデータ幅のアドレス
データを形成し、これが第１バスに送られる。また、バ
ス識別情報が第２バスへのアクセスが要求されているこ
とを示していれば、第２データ保持手段の内容が、第２
バスにおいて、前記機器からのバス識別情報を除くアド
レスデータと組合されて、所要データ幅のアドレスデー
タを形成する。したがって、第１バスを介するＤＭＡと
第２バスを介するＤＭＡの間の切替えを、ダイナミック
に行なうことができる。
以下、本発明の一実施例を図面を用いて詳細に説明する
。
。
第１図は、本発明の一実施例を含むデータ処理システム
を示すブロック図で、１は３２ビツトのアドレスを使用
するＣＰＵ、２はメモリ、３はパス制御回路、４は３２
ビツトのアドレスのためのメモリバス、５は２８ビツト
のアドレスのためのシステムバス、６はシステムバス５
のうち下位２３ビツトのアドレスバス、７は残る上位５
ビツトのアドレスバス、８はバスを指定するアドレス、
９は２８ビツトのアドレスを使用するスレーブ装置、／
Ｏは２４ビツトのアドレスを使用するマスク装置である
。
を示すブロック図で、１は３２ビツトのアドレスを使用
するＣＰＵ、２はメモリ、３はパス制御回路、４は３２
ビツトのアドレスのためのメモリバス、５は２８ビツト
のアドレスのためのシステムバス、６はシステムバス５
のうち下位２３ビツトのアドレスバス、７は残る上位５
ビツトのアドレスバス、８はバスを指定するアドレス、
９は２８ビツトのアドレスを使用するスレーブ装置、／
Ｏは２４ビツトのアドレスを使用するマスク装置である
。
第２図は、バス制御回路３の詳細を示す図で、３．４，
５，６，７．８は第１図で同じ符号が付された要素を示
し、１１はイネーブル信号、１２はＣＰＵＩのデータバ
ス、１３と１４はＡＮＤゲート、１５はＮＯＴゲート、
１６と１７は、ＣＰＵＩのデータバス１２を介して任意
の値に設定が可能な、それぞれ９ビツトと５ビツトのフ
リップフロップ群、１８と１９と２０はドライバゲート
である。
５，６，７．８は第１図で同じ符号が付された要素を示
し、１１はイネーブル信号、１２はＣＰＵＩのデータバ
ス、１３と１４はＡＮＤゲート、１５はＮＯＴゲート、
１６と１７は、ＣＰＵＩのデータバス１２を介して任意
の値に設定が可能な、それぞれ９ビツトと５ビツトのフ
リップフロップ群、１８と１９と２０はドライバゲート
である。
第３図は、マスタ装置／Ｏがメモリバス４を介してＤＭ
Ａを行う時のアドレスのフローを示す図で、２１はマス
タ装置／Ｏが出力する２４ビツトのアドレス信号ＭＯ−
Ｍ２３．２２はフリップフロップ群１６中の９ビツトの
データＭＦＯ−ＭＦ８．２３はメモリバス４上の３２ビ
ツトのアドレス信号ＭＡＯ〜ＭＡ３１である。また、第
４図は、マスク装置／Ｏがシステムバス５を介してＤＭ
Ａを行う時のアドレスのフローを示す図で、２１は第３
図と同様にマスク装置／Ｏが出力するアドレス信号、２
４はフリップフロップ群１７中の５ビツトのデータ５Ｆ
Ｏ−５Ｆ４．２５はシステムバス５上の２８ビツトのア
ドレス信号ＳＡＯ〜５Ａ２７である。
Ａを行う時のアドレスのフローを示す図で、２１はマス
タ装置／Ｏが出力する２４ビツトのアドレス信号ＭＯ−
Ｍ２３．２２はフリップフロップ群１６中の９ビツトの
データＭＦＯ−ＭＦ８．２３はメモリバス４上の３２ビ
ツトのアドレス信号ＭＡＯ〜ＭＡ３１である。また、第
４図は、マスク装置／Ｏがシステムバス５を介してＤＭ
Ａを行う時のアドレスのフローを示す図で、２１は第３
図と同様にマスク装置／Ｏが出力するアドレス信号、２
４はフリップフロップ群１７中の５ビツトのデータ５Ｆ
Ｏ−５Ｆ４．２５はシステムバス５上の２８ビツトのア
ドレス信号ＳＡＯ〜５Ａ２７である。
第１図において、２４ビツトのアドレスを使用するマス
タ装置／Ｏは、そのアドレスの下位２３ビツトをアドレ
スバス６に送出し、最上位ビットをバス指定アドレス８
としてパス制御回路３に送出する。
タ装置／Ｏは、そのアドレスの下位２３ビツトをアドレ
スバス６に送出し、最上位ビットをバス指定アドレス８
としてパス制御回路３に送出する。
次に、このマスタ装置／Ｏがメモリバス４を介するＤＭ
Ａを行う時のアドレス信号の処理を、第２図と第３図を
用いて説明する。マスク装置／Ｏが出力した最上位ビッ
トＭ２３（パス指定アドレス８）が“Ｏ”の時は、イネ
ーブル信号１１がＡＮＤゲート１３を経てドライバゲー
ト１８をイネーブルし、ＣＰＵＩのデータバス１２を介
して予め任意に設定されたフリップフロップ群１６の９
ビツトのデータＭＦＯＮＭＦ８を、メモリバス４の上位
９ビット位置に出力する。また、ＡＮＤゲート１３を通
ったイネーブル信号１１はドライバゲート２０をイネー
ブルし、アドレスバス６上の２３ビツトＭＯ〜Ｍ２２を
メモリバス４の下位２３ビット位置に出力する６以上に
より、２４ビツトのアドレスを使用するマスク装置／Ｏ
が、３２ビツトのアドレスのためのメモリバス４ （Ｍ
ＡＯ〜ＭＡ３１）を介してアドレッシングを行なうこと
ができ、メモリ２との間でデータ転送ができる。
Ａを行う時のアドレス信号の処理を、第２図と第３図を
用いて説明する。マスク装置／Ｏが出力した最上位ビッ
トＭ２３（パス指定アドレス８）が“Ｏ”の時は、イネ
ーブル信号１１がＡＮＤゲート１３を経てドライバゲー
ト１８をイネーブルし、ＣＰＵＩのデータバス１２を介
して予め任意に設定されたフリップフロップ群１６の９
ビツトのデータＭＦＯＮＭＦ８を、メモリバス４の上位
９ビット位置に出力する。また、ＡＮＤゲート１３を通
ったイネーブル信号１１はドライバゲート２０をイネー
ブルし、アドレスバス６上の２３ビツトＭＯ〜Ｍ２２を
メモリバス４の下位２３ビット位置に出力する６以上に
より、２４ビツトのアドレスを使用するマスク装置／Ｏ
が、３２ビツトのアドレスのためのメモリバス４ （Ｍ
ＡＯ〜ＭＡ３１）を介してアドレッシングを行なうこと
ができ、メモリ２との間でデータ転送ができる。
他方、マスク装置／Ｏがシステムバス５を介するＤＭＡ
を行う時のアドレス信号の処理については、第２図と第
４図を参照して、マスク装置１゜が出力した最上位ビッ
トＭ２３（パス指定アドレス８）が“１”の時、この信
号をＮＯＴゲート１５を介して受けるＡＮＤゲート１４
を経て、イネーブル信号１１がドライバゲート１９をイ
ネーブルし、ＣＰＵＩのデータバス１２を介して予め任
意に設定されたフリップフロップ群１７の５ビツトのデ
ータ５ＦＯ−５Ｆ４を、システムバス５の上位５ビツト
のアドレスバス７に出力する。これにより、２４ビツト
のアドレスを使用するマスク装置／Ｏが、２８ビツトの
アドレスのためのシステムバス５ （ＳＡＯ−８Ａ２７
）を介してアドレッシングを行なうことができ、スレー
ブ装置９との間でデータ転送ができる。
を行う時のアドレス信号の処理については、第２図と第
４図を参照して、マスク装置１゜が出力した最上位ビッ
トＭ２３（パス指定アドレス８）が“１”の時、この信
号をＮＯＴゲート１５を介して受けるＡＮＤゲート１４
を経て、イネーブル信号１１がドライバゲート１９をイ
ネーブルし、ＣＰＵＩのデータバス１２を介して予め任
意に設定されたフリップフロップ群１７の５ビツトのデ
ータ５ＦＯ−５Ｆ４を、システムバス５の上位５ビツト
のアドレスバス７に出力する。これにより、２４ビツト
のアドレスを使用するマスク装置／Ｏが、２８ビツトの
アドレスのためのシステムバス５ （ＳＡＯ−８Ａ２７
）を介してアドレッシングを行なうことができ、スレー
ブ装置９との間でデータ転送ができる。
本発明によれば、バッファゲートを介して接続された二
つのバスを有するデータ処理システムにおいて、これら
のバスよりもデータ幅の小さいアドレスデータを用いる
機器を一方のバスに直接接続し、この機器によるＤＭＡ
を、使用するバスをダイナミックに切替えながら、行な
わせることができる。この特徴は、拡張されたアドレス
空間を持つ新しいプロセッサを、それより狭いアドレス
空間を持つ在来のＩ／Ｏ群と組合せて、システムを構成
することを容易にする。
つのバスを有するデータ処理システムにおいて、これら
のバスよりもデータ幅の小さいアドレスデータを用いる
機器を一方のバスに直接接続し、この機器によるＤＭＡ
を、使用するバスをダイナミックに切替えながら、行な
わせることができる。この特徴は、拡張されたアドレス
空間を持つ新しいプロセッサを、それより狭いアドレス
空間を持つ在来のＩ／Ｏ群と組合せて、システムを構成
することを容易にする。
第１図は本発明によるアドレスバス制御装置の実施例を
有するデータ処理システムのブロックダイヤグラム、第
２図は本発明の一実施例である第１図中のバス制御回路
の詳細を示すブロックダイヤグラム、第３図及び第４図
は第２図の回路によるアドレスデータの処理を模式的に
示す図である。 １・・・ＣＰＵ、２・・・メモリ、３・・・アドレスバ
ス制御装置の一列としてのパス制御回路、４・・・３２
ビット幅のアドレスデータバスを持つメモリバス、５・
・・２８ビット幅のアドレスデータバスを持つシステム
バス、６・・・システムバスのアドレスバスの下位２３
ビツト、７・・・システムバスのアドレスバスの上位５
ビツト、１ｏ・・・２４ビット幅のアドレスデータを使
うマスタ装置、８・・・バス識別用アドレスビット、１
３〜１５．１８〜２０・・・バス識別ビットに応答する
転送回路、１６・・・第１データ保持回路、１７・・・
第２データ保持回路。
有するデータ処理システムのブロックダイヤグラム、第
２図は本発明の一実施例である第１図中のバス制御回路
の詳細を示すブロックダイヤグラム、第３図及び第４図
は第２図の回路によるアドレスデータの処理を模式的に
示す図である。 １・・・ＣＰＵ、２・・・メモリ、３・・・アドレスバ
ス制御装置の一列としてのパス制御回路、４・・・３２
ビット幅のアドレスデータバスを持つメモリバス、５・
・・２８ビット幅のアドレスデータバスを持つシステム
バス、６・・・システムバスのアドレスバスの下位２３
ビツト、７・・・システムバスのアドレスバスの上位５
ビツト、１ｏ・・・２４ビット幅のアドレスデータを使
うマスタ装置、８・・・バス識別用アドレスビット、１
３〜１５．１８〜２０・・・バス識別ビットに応答する
転送回路、１６・・・第１データ保持回路、１７・・・
第２データ保持回路。
Claims (1)
- 【特許請求の範囲】 １、プロセッサとメモリを接続する第１バスと、Ｉ／Ｏ
群を接続する第２バスとを備え、前記Ｉ／Ｏ群は前記第
１バス及び第２バスのいずれよりも小さいデータ幅のア
ドレスデータを使用する機器を含むデータ処理システム
において、前記機器からのアドレスデータの予め定めら
れた部分をバス識別情報として受取る手段と、前記第１
バス及び第２バスの各アドレスデータ幅と前記バス識別
情報を除く前記機器からのアドレスデータのデータ幅の
差を充たすデータをそれぞれ保持する第１及び第２のデ
ータ保持手段と、前記バス識別情報に応答して、バス識
別情報が前記第１バスを示せばバス識別情報を除く前記
機器からのアドレスデータを前記第２バスから前記第１
バスの対応部分に転送するとともに前記第１データ保持
手段の内容を前記第１バスの対応部分に転送し、バス識
別情報が前記第２バスを示せば前記第２データ保持手段
の内容を前記第２バスの対応部分に転送する転送手段と
を有するアドレスバス制御装置。 ２、特許請求の範囲１において、前記第１及び第２デー
タ保持手段に保持されるデータは前記プロセッサから供
給されるアドレスバス制御装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259585A JP2612715B2 (ja) | 1987-10-16 | 1987-10-16 | アドレスバス制御装置 |
| GB8824168A GB2211326B (en) | 1987-10-16 | 1988-10-14 | Address bus control apparatus |
| KR1019880013468A KR910005998B1 (ko) | 1987-10-16 | 1988-10-15 | 애드레스 버스 제어장치 |
| DE3835297A DE3835297C2 (de) | 1987-10-16 | 1988-10-17 | Datenverarbeitungssystem mit einer Adressenbus-Steuereinrichtung |
| US07/711,254 US5148539A (en) | 1987-10-16 | 1991-06-04 | Address bus control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259585A JP2612715B2 (ja) | 1987-10-16 | 1987-10-16 | アドレスバス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01102670A true JPH01102670A (ja) | 1989-04-20 |
| JP2612715B2 JP2612715B2 (ja) | 1997-05-21 |
Family
ID=17336151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62259585A Expired - Lifetime JP2612715B2 (ja) | 1987-10-16 | 1987-10-16 | アドレスバス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2612715B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225422A (ja) * | 1982-06-25 | 1983-12-27 | Toshiba Corp | デ−タ制御装置 |
| JPS59206925A (ja) * | 1983-05-10 | 1984-11-22 | Panafacom Ltd | デ−タ処理システム |
-
1987
- 1987-10-16 JP JP62259585A patent/JP2612715B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225422A (ja) * | 1982-06-25 | 1983-12-27 | Toshiba Corp | デ−タ制御装置 |
| JPS59206925A (ja) * | 1983-05-10 | 1984-11-22 | Panafacom Ltd | デ−タ処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2612715B2 (ja) | 1997-05-21 |
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