JPH0471220B2 - - Google Patents
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- JPH0471220B2 JPH0471220B2 JP60081887A JP8188785A JPH0471220B2 JP H0471220 B2 JPH0471220 B2 JP H0471220B2 JP 60081887 A JP60081887 A JP 60081887A JP 8188785 A JP8188785 A JP 8188785A JP H0471220 B2 JPH0471220 B2 JP H0471220B2
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- JP
- Japan
- Prior art keywords
- output
- comparator
- mpu
- change
- microprocessor
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセツサ（MPU）の暴
走を検出して自動的にリセツトをかける暴走検出
回路に関する。
走を検出して自動的にリセツトをかける暴走検出
回路に関する。
MPUは外来ノイズ、入力誤信号、電源電圧変
動等の影響を受けるとプログラムが暴走して正常
終了しないことがある。この場合にはMPUをリ
セツトする必要があり、このために外部に暴走検
出回路を設けるのが一般的である。
動等の影響を受けるとプログラムが暴走して正常
終了しないことがある。この場合にはMPUをリ
セツトする必要があり、このために外部に暴走検
出回路を設けるのが一般的である。
第５図はその一例で、第６図はその動作波形図
である。この暴走検出回路はポンピング方式と呼
ばれ、MPUの特定入出力ポートＩ／Ｏから出力
される信号ａを時定数回路（積分回路）Ｒ，Ｃで
積分し、その出力ｂをウインドコンパレータ
CMP1に入力する。このコンパレータCMP1は入
力ｂのレベルがウインド上下の基準値ref１，ref
２の間にあるときは出力ｃをＨ（ハイ）にしてス
イツチSW1をオンにするが、それ以外は出力ｃを
Ｌ（ロー）にしてスイツチSW1をオフにしている。
このスイツチSW1はコンデンサCeの瞬時充電用
で、オンになるとコンデンサCeは瞬時に図示極
性に充電され、負側ｄは最低レベル（この場合ア
ース）になる。これに対し、スイツチSW1がオフ
している期間は、切換スイツチSW2を介して緩や
かに放電または充電する。放電は定電流源I1によ
り行われ、また充電は定電流源I2により行われる
ので、いずれも時定数を有する。スイツチSW2は
ヒステリシス型コンパレータCMP2の出力ｅで切
換えられる。このコンパレータCMP2は出力ｅを
抵抗R1〜R3で分割して基準電圧とするので、出
力ｅがＨのときは基準電圧はref３に上昇し、ま
たＬのときはref４（＜ref３）に低下する。そし
て、出力ｅがＨのときはスイツチSW2を電流源I1
側に切換え、またＬのときはI2側に切換える。ま
た、出力ｅの立下りはMPUに対するリセツト信
号となり、且つ立上りはスタート信号となる。
である。この暴走検出回路はポンピング方式と呼
ばれ、MPUの特定入出力ポートＩ／Ｏから出力
される信号ａを時定数回路（積分回路）Ｒ，Ｃで
積分し、その出力ｂをウインドコンパレータ
CMP1に入力する。このコンパレータCMP1は入
力ｂのレベルがウインド上下の基準値ref１，ref
２の間にあるときは出力ｃをＨ（ハイ）にしてス
イツチSW1をオンにするが、それ以外は出力ｃを
Ｌ（ロー）にしてスイツチSW1をオフにしている。
このスイツチSW1はコンデンサCeの瞬時充電用
で、オンになるとコンデンサCeは瞬時に図示極
性に充電され、負側ｄは最低レベル（この場合ア
ース）になる。これに対し、スイツチSW1がオフ
している期間は、切換スイツチSW2を介して緩や
かに放電または充電する。放電は定電流源I1によ
り行われ、また充電は定電流源I2により行われる
ので、いずれも時定数を有する。スイツチSW2は
ヒステリシス型コンパレータCMP2の出力ｅで切
換えられる。このコンパレータCMP2は出力ｅを
抵抗R1〜R3で分割して基準電圧とするので、出
力ｅがＨのときは基準電圧はref３に上昇し、ま
たＬのときはref４（＜ref３）に低下する。そし
て、出力ｅがＨのときはスイツチSW2を電流源I1
側に切換え、またＬのときはI2側に切換える。ま
た、出力ｅの立下りはMPUに対するリセツト信
号となり、且つ立上りはスタート信号となる。
従つて、第６図左半分のようにMPUが暴走し
てＩ／Ｏの出力ａに変化がなくなると、コンパレ
ータCMP1の出力ｃがＨに固定されるのでスイツ
チSW1はオフ状態を維持し、この間にコンデンサ
Ceの負側ｄがコンパレータCMP2の基準電圧ref
３，ref４を上下限として充放電するので、コン
パレータCMP2の出力ｅには少なくとも１回立下
りと立上りが現われる。これでMPUがリセツト
され、且つリスタートしてＩ／Ｏ出力ａを変化さ
せ始めればスイツチSW1がオンになるが、それま
ではコンデンサCeの充放電に伴わないコンパレ
ータCMP2の出力ｅはパルス状に変化する。
てＩ／Ｏの出力ａに変化がなくなると、コンパレ
ータCMP1の出力ｃがＨに固定されるのでスイツ
チSW1はオフ状態を維持し、この間にコンデンサ
Ceの負側ｄがコンパレータCMP2の基準電圧ref
３，ref４を上下限として充放電するので、コン
パレータCMP2の出力ｅには少なくとも１回立下
りと立上りが現われる。これでMPUがリセツト
され、且つリスタートしてＩ／Ｏ出力ａを変化さ
せ始めればスイツチSW1がオンになるが、それま
ではコンデンサCeの充放電に伴わないコンパレ
ータCMP2の出力ｅはパルス状に変化する。
やがてMPUが正常に復帰してＩ／Ｏ出力ａが
規則正しく変化し始めるとコンパレータCMP1の
出力ｃも変化し始めるので、スイツチSW1が間欠
的に繰り返しオンしてコンデンサCeを急速に充
電する。このため、スイツチSW1の限られたオフ
期間にコンデンサCeの負側ｄはref３まで上昇で
きないので、コンパレータCMP2は出力ｅをＨに
保つ。
規則正しく変化し始めるとコンパレータCMP1の
出力ｃも変化し始めるので、スイツチSW1が間欠
的に繰り返しオンしてコンデンサCeを急速に充
電する。このため、スイツチSW1の限られたオフ
期間にコンデンサCeの負側ｄはref３まで上昇で
きないので、コンパレータCMP2は出力ｅをＨに
保つ。
ところで、上述した暴走検出回路は、Ｉ／Ｏ出
力ａの周波数が一定値以上であればMPUが正常
と判断する論理を採用しているため、次の様な不
都合がある。つまり、積分回路RCはウインドコ
ンパレータCMP1の出力ｃが所定のパルス幅とな
る程度に入力ａの変化をなまらせることを目的と
して設けてあるので、その時定数は小さい。従つ
て、入力ａの周波数範囲が広くても出力ｂはコン
パレータCMP1の基準電圧ref１，ref２を通過す
る。また入力ａのデユーテイが変化しても出力ｂ
は概ね同様の変化をするので、上記構成では
MPUが暴走しても偶然Ｉ／Ｏから周波数或いは
デユーテイが正常時と異なる出力が生じてしまう
場合にリセツトをかけることができない不都合が
ある。本発明はこの点を改善しようとするもので
ある。
力ａの周波数が一定値以上であればMPUが正常
と判断する論理を採用しているため、次の様な不
都合がある。つまり、積分回路RCはウインドコ
ンパレータCMP1の出力ｃが所定のパルス幅とな
る程度に入力ａの変化をなまらせることを目的と
して設けてあるので、その時定数は小さい。従つ
て、入力ａの周波数範囲が広くても出力ｂはコン
パレータCMP1の基準電圧ref１，ref２を通過す
る。また入力ａのデユーテイが変化しても出力ｂ
は概ね同様の変化をするので、上記構成では
MPUが暴走しても偶然Ｉ／Ｏから周波数或いは
デユーテイが正常時と異なる出力が生じてしまう
場合にリセツトをかけることができない不都合が
ある。本発明はこの点を改善しようとするもので
ある。
本発明は、マイクロプロセツサの正常時に周波
数およびデユーテイ一定のパルス列が出力される
特定ポートを監視して、プログラム暴走時に該マ
イクロプロセツサを自動的にリセツトする暴走検
出回路において、該特定ポート出力を飽和させず
に積分する積分回路と、その積分出力を上下２値
の基準電圧で波形整形するヒステリシスコンパレ
ータとを備え、また該コンパレータの上下２値の
基準電圧を、前記特定ポートの正常出力時に該積
分出力の変化範囲内に入るように設定して、該コ
ンパレータの出力変化が一定時間消失したときに
該マイクロコンピユータをリセツトするようにし
てなることを特徴とするものである。
数およびデユーテイ一定のパルス列が出力される
特定ポートを監視して、プログラム暴走時に該マ
イクロプロセツサを自動的にリセツトする暴走検
出回路において、該特定ポート出力を飽和させず
に積分する積分回路と、その積分出力を上下２値
の基準電圧で波形整形するヒステリシスコンパレ
ータとを備え、また該コンパレータの上下２値の
基準電圧を、前記特定ポートの正常出力時に該積
分出力の変化範囲内に入るように設定して、該コ
ンパレータの出力変化が一定時間消失したときに
該マイクロコンピユータをリセツトするようにし
てなることを特徴とするものである。
マイクロプロセツサ（MPI）の正常動作時に、
特定ポートからは周波数およびデユーテイ一定の
パルス列が出力される。そこで時定数の大きな積
分回路で該特定ポート出力を飽和させずに積分す
ると、該ポート出力から正常時と周波数またはデ
ユーテイが異なる出力が生じているときは、積分
出力の振幅または平均レベルが正常時と異なつた
ものになる。ヒステリシスコンパレータは正常時
の積分出力の振幅内に上下２値の基準電圧を設定
してある。従つて、正常時にはMPUのポート出
力と同期した出力変化を示すが、該ポート出力の
周波数またはデユーテイが変化して積分出力が上
下２値の基準電圧のいずれかにかからなくなつた
ときにコンパレータは出力変化を停止する。そこ
で、この停止状態が一定時間続いたらプログラム
暴走と判断し、MPUにリセツトをかける。
特定ポートからは周波数およびデユーテイ一定の
パルス列が出力される。そこで時定数の大きな積
分回路で該特定ポート出力を飽和させずに積分す
ると、該ポート出力から正常時と周波数またはデ
ユーテイが異なる出力が生じているときは、積分
出力の振幅または平均レベルが正常時と異なつた
ものになる。ヒステリシスコンパレータは正常時
の積分出力の振幅内に上下２値の基準電圧を設定
してある。従つて、正常時にはMPUのポート出
力と同期した出力変化を示すが、該ポート出力の
周波数またはデユーテイが変化して積分出力が上
下２値の基準電圧のいずれかにかからなくなつた
ときにコンパレータは出力変化を停止する。そこ
で、この停止状態が一定時間続いたらプログラム
暴走と判断し、MPUにリセツトをかける。
以下、図示の実施例を参照しながらこれを詳細
に説明する。
に説明する。
第１図は本発明の一実施例を示す回路図で、第
５図と同一部分には同一符号が付してある。本例
が第５図と異なる点は、第１に、MPUの特定入
出力ポートＩ／Ｏの出力Ａを積分する積分回路
R′，C′の時定数τ＝R′・C′を第５図より大きく設
定して積分出力Ｂが飽和しないようにした点であ
る。第２図は正常時の動作波形図で、ポート出力
Ａが周期Ｔ、デユーテイ50％であるとしたとき、
時定数τは例えばＴ＝τに設定する。このように
すると、ポート出力Ａの振幅がＶc.c.−０であると
き、積分出力Ｂの振幅はピークが0.622Vc.c.でボ
トムが0.378Vc.c.となる。
５図と同一部分には同一符号が付してある。本例
が第５図と異なる点は、第１に、MPUの特定入
出力ポートＩ／Ｏの出力Ａを積分する積分回路
R′，C′の時定数τ＝R′・C′を第５図より大きく設
定して積分出力Ｂが飽和しないようにした点であ
る。第２図は正常時の動作波形図で、ポート出力
Ａが周期Ｔ、デユーテイ50％であるとしたとき、
時定数τは例えばＴ＝τに設定する。このように
すると、ポート出力Ａの振幅がＶc.c.−０であると
き、積分出力Ｂの振幅はピークが0.622Vc.c.でボ
トムが0.378Vc.c.となる。
第２の相違点は積分出力Ｂを受けるコンパレー
タCMP1′をヒステリシス型にした点である。
タCMP1′をヒステリシス型にした点である。
ref１，ref２はその上下２値の基準電圧で、Ｖ
c.c.を抵抗R4〜R6で分割することにより設定され
る。第２図の例ではref１＝0.6Vc.c.，ref２＝0.4V
c.c.に設定してある。これは積分出力Ｂの中間値
（正常時の平均レベル）が0.5Vc.c.であるから、こ
れに±0.1Vc.c.付加した値である。このref１とref
２の差を拡大すると許容度が狭くなり、僅かの周
波数ずれやデユーテイ偏差が生じてもMPUにリ
セツトがかかる。このことは時定数τをＴより大
きくしても同じである。
c.c.を抵抗R4〜R6で分割することにより設定され
る。第２図の例ではref１＝0.6Vc.c.，ref２＝0.4V
c.c.に設定してある。これは積分出力Ｂの中間値
（正常時の平均レベル）が0.5Vc.c.であるから、こ
れに±0.1Vc.c.付加した値である。このref１とref
２の差を拡大すると許容度が狭くなり、僅かの周
波数ずれやデユーテイ偏差が生じてもMPUにリ
セツトがかかる。このことは時定数τをＴより大
きくしても同じである。
コンパレータCMP1′の動作原理は後段のCMP2
と同様で、入力Ｂがref１，ref２を通過する毎に
出力Ｃのレベルを反転し、また、ref１，ref２を
切換える（Ｃ＝Ｈでref１，Ｃ＝Ｌでref２）。後
段の積分回路R7，C1と排他的論理和ゲートEOR
は変化点検出回路（この場合遅延微分回路である
が、ワンシヨツトなどでもよい）を構成し、コン
パレータ出力Ｃの変化に対応したパルス列Ｄを生
ずる。このパルス列Ｄは第６図のパルス列Ｃと同
様にスイツチSW1をオン、オフする。このスイツ
チSW1から後段の構成は第５図と変らない。
と同様で、入力Ｂがref１，ref２を通過する毎に
出力Ｃのレベルを反転し、また、ref１，ref２を
切換える（Ｃ＝Ｈでref１，Ｃ＝Ｌでref２）。後
段の積分回路R7，C1と排他的論理和ゲートEOR
は変化点検出回路（この場合遅延微分回路である
が、ワンシヨツトなどでもよい）を構成し、コン
パレータ出力Ｃの変化に対応したパルス列Ｄを生
ずる。このパルス列Ｄは第６図のパルス列Ｃと同
様にスイツチSW1をオン、オフする。このスイツ
チSW1から後段の構成は第５図と変らない。
以下、動作を説明する。MPUが正常に動作し
ている場合には第２図のようにパルス列Ｄが周期
Ｔ／２で繰り返し発生しているので、コンパレー
タCMP2の出力（第６図のｅ）はＨのまである。
これに対しポート出力Ａが周期Ｔを変えずにデユ
ーテイを50％から40％に低下させたとすると（変
動幅20％）、積分出力Ｂは第３図のように変化す
る。この場合の変化は、振幅に関してはピーク
0.522Vc.c.、ボトム0.286Vc.c.なのでさほど大きく
ないが、平均レベルの低下が著しいので積分出力
Ｂのピークがref１＝0.6Vc.c.に達しなくなる。こ
のためコンパレータCMP1′の出力Ｃはref２でＨ
に反転した後にref１でＬに反転することができ
ず、Ｈを保つ。この結果、微分出力ＤはＬ一定と
なつてスイツチSW1がオンできないので、コンパ
レータCMP2の出力がＬに反転した時点でMPU
にリセツトがかかる。上記とは逆に、デユーテイ
が50％から60％に上昇すると（変動幅20％）、積
分出力Ｂは平均レベルが上昇するのでref２まで
低下しなくなり、同様にリセツトがかかる。
ている場合には第２図のようにパルス列Ｄが周期
Ｔ／２で繰り返し発生しているので、コンパレー
タCMP2の出力（第６図のｅ）はＨのまである。
これに対しポート出力Ａが周期Ｔを変えずにデユ
ーテイを50％から40％に低下させたとすると（変
動幅20％）、積分出力Ｂは第３図のように変化す
る。この場合の変化は、振幅に関してはピーク
0.522Vc.c.、ボトム0.286Vc.c.なのでさほど大きく
ないが、平均レベルの低下が著しいので積分出力
Ｂのピークがref１＝0.6Vc.c.に達しなくなる。こ
のためコンパレータCMP1′の出力Ｃはref２でＨ
に反転した後にref１でＬに反転することができ
ず、Ｈを保つ。この結果、微分出力ＤはＬ一定と
なつてスイツチSW1がオンできないので、コンパ
レータCMP2の出力がＬに反転した時点でMPU
にリセツトがかかる。上記とは逆に、デユーテイ
が50％から60％に上昇すると（変動幅20％）、積
分出力Ｂは平均レベルが上昇するのでref２まで
低下しなくなり、同様にリセツトがかかる。
一方、デユーテイは50％一定でも周波数が高く
なることも考えられる。例えば周波数が20％高く
なると（Ｔ＝0.8τ）、積分出力Ｂは平均レベルを
殆んど変えずに振幅を縮少する。第４図の例では
振幅がピーク0.599Vc.c.、ボトム0.401Vc.c.に縮少
されているため、ref１，ref２の間で変化するこ
とになる。このためコンパレータCMP1′の出力
ＣはＨ，Ｌいずれか一方の値を保持するので、微
分出力ＤはやはりＬに固定され、MPUはリセツ
トされる。
なることも考えられる。例えば周波数が20％高く
なると（Ｔ＝0.8τ）、積分出力Ｂは平均レベルを
殆んど変えずに振幅を縮少する。第４図の例では
振幅がピーク0.599Vc.c.、ボトム0.401Vc.c.に縮少
されているため、ref１，ref２の間で変化するこ
とになる。このためコンパレータCMP1′の出力
ＣはＨ，Ｌいずれか一方の値を保持するので、微
分出力ＤはやはりＬに固定され、MPUはリセツ
トされる。
尚、ポート出力Ａの周波数が低下した場合（周
期Ｔが拡大）は、第２図と同様の動作波形とな
る。しかし、微分出力Ｄの周期が長くなればコン
デンサCeの充放電でコンパレータCMP2が反転で
きるようになるので、MPUに対しリセツトがか
かる。また、ポート出力ＡがＨまたはＬに固定さ
れる暴走時は積分出力ＢもＨまたはＬに固定され
るので、コンパレータCMP1′の出力Ｃも変化し
なくなり、やはりMPUに対しリセツトがかかる。
期Ｔが拡大）は、第２図と同様の動作波形とな
る。しかし、微分出力Ｄの周期が長くなればコン
デンサCeの充放電でコンパレータCMP2が反転で
きるようになるので、MPUに対しリセツトがか
かる。また、ポート出力ＡがＨまたはＬに固定さ
れる暴走時は積分出力ＢもＨまたはＬに固定され
るので、コンパレータCMP1′の出力Ｃも変化し
なくなり、やはりMPUに対しリセツトがかかる。
以上述べたように本発明によれば、MPUの暴
走時に特定ポートが正常時と異なる周波数または
デユーテイの出力を生じていても、これを検出し
てリセツトをかけることができるので、プログラ
ム暴走の見逃しがなくなり、システムの信頼性が
向上する利点がある。
走時に特定ポートが正常時と異なる周波数または
デユーテイの出力を生じていても、これを検出し
てリセツトをかけることができるので、プログラ
ム暴走の見逃しがなくなり、システムの信頼性が
向上する利点がある。
第１図は本発明の一実施例を示す回路図、第２
図〜第４図はその動作波形図、第５図は従来の暴
走検出回路の一例を示す回路図、第６図はその動
作波形図である。 図中、MPUはマイクロプロセツサ、R′，C′は
積分回路、CMP1′はヒステリシスコンパレータ
である。
図〜第４図はその動作波形図、第５図は従来の暴
走検出回路の一例を示す回路図、第６図はその動
作波形図である。 図中、MPUはマイクロプロセツサ、R′，C′は
積分回路、CMP1′はヒステリシスコンパレータ
である。
Claims (1)
- １ マイクロプロセツサの正常時に周波数および
デユーテイ一定のパルス列が出力される特定ポー
トを監視して、プログラム暴走時に該マイクロプ
ロセツサを自動的にリセツトする暴走検出回路に
おいて、該特定ポート出力を飽和させずに積分す
る積分回路と、その積分出力を上下２値の基準電
圧で波形整形するヒステリシスコンパレータとを
備え、また該コンパレータの上下２値の基準電圧
を、前記特定ポートの正常出力時に該積分出力の
変化範囲内に入るように設定して、該コンパレー
タの出力変化が一定時間消失したときに該マイク
ロプロセツサをリセツトするようにしてなること
を特徴とする暴走検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081887A JPS61240344A (ja) | 1985-04-17 | 1985-04-17 | 暴走検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081887A JPS61240344A (ja) | 1985-04-17 | 1985-04-17 | 暴走検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61240344A JPS61240344A (ja) | 1986-10-25 |
| JPH0471220B2 true JPH0471220B2 (ja) | 1992-11-13 |
Family
ID=13758955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60081887A Granted JPS61240344A (ja) | 1985-04-17 | 1985-04-17 | 暴走検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240344A (ja) |
-
1985
- 1985-04-17 JP JP60081887A patent/JPS61240344A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61240344A (ja) | 1986-10-25 |
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