JPH0471334B2 - - Google Patents
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- JPH0471334B2 JPH0471334B2 JP60230356A JP23035685A JPH0471334B2 JP H0471334 B2 JPH0471334 B2 JP H0471334B2 JP 60230356 A JP60230356 A JP 60230356A JP 23035685 A JP23035685 A JP 23035685A JP H0471334 B2 JPH0471334 B2 JP H0471334B2
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- Japan
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- etched
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- mask material
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
- H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials
- H10P50/693—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials characterised by their size, orientation, disposition, behaviour or shape, in horizontal or vertical plane
- H10P50/694—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials characterised by their size, orientation, disposition, behaviour or shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks or redeposited masks
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- H—ELECTRICITY
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/24—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials
- H10P50/242—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials of Group IV materials
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- H10P50/26—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
- H10P50/264—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means
- H10P50/266—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only
- H10P50/267—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P50/71—Etching of wafers, substrates or parts of devices using masks for conductive or resistive materials
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/063—Manufacture or treatment of conductive parts of the interconnections by forming conductive members before forming protective insulating material
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は微細パターンの加工方法に関し、特に
パターン領域間の領域が広い場合の被エツチング
膜のパターニングに用いられるものである。
パターン領域間の領域が広い場合の被エツチング
膜のパターニングに用いられるものである。
周知の如く、半導体製造工程においては、シリ
コン酸化膜やAl膜等のエツチングに際し反応性
イオンエツチング(RIE)技術が用いられてい
る。
コン酸化膜やAl膜等のエツチングに際し反応性
イオンエツチング(RIE)技術が用いられてい
る。
第5図は、RIEのメカニズムを被エツチング膜
としてのシリコン酸化膜(SiO2膜)を例にとつ
て模式的に示す図である。なお、図中の1はシリ
コン基板、2はこの基板1上に形成されたSiO2
膜、3はレジストを示す。図において、プラズマ
中で生成されたフツ素イオン(F+)4が電場で
加速され、SiO2膜2の表面に垂直に衝突して反
応が起り、揮発性物質(SixFy)5を生成して除
去されていく。このように被エツチング膜が
SiO2膜の場合は、エツチングは方向性を持つた
イオンが主体となつて進んでいくため、異方性と
なる。
としてのシリコン酸化膜(SiO2膜)を例にとつ
て模式的に示す図である。なお、図中の1はシリ
コン基板、2はこの基板1上に形成されたSiO2
膜、3はレジストを示す。図において、プラズマ
中で生成されたフツ素イオン(F+)4が電場で
加速され、SiO2膜2の表面に垂直に衝突して反
応が起り、揮発性物質(SixFy)5を生成して除
去されていく。このように被エツチング膜が
SiO2膜の場合は、エツチングは方向性を持つた
イオンが主体となつて進んでいくため、異方性と
なる。
第6図は、RIEのメカニズムを被エツチング膜
としてのAl―Si(1%)膜を例にとつて模式的に
示す図である。なお、図中の6はSiO2膜2上に
形成されたAl―Si膜、7はRIE時にこのAl―Si膜
6の側壁に形成された保護膜である。同図におい
ては、Al―Si等の物質は非常に化学的に活性な
物質であるため、反応チエンバー内に生成された
電気的に中性な塩素ラジカルによつてもエツチン
グが進む。そのため、前述したSiO2膜の場合と
異なり、本質的にエツチングに方向性を持たな
い。
としてのAl―Si(1%)膜を例にとつて模式的に
示す図である。なお、図中の6はSiO2膜2上に
形成されたAl―Si膜、7はRIE時にこのAl―Si膜
6の側壁に形成された保護膜である。同図におい
ては、Al―Si等の物質は非常に化学的に活性な
物質であるため、反応チエンバー内に生成された
電気的に中性な塩素ラジカルによつてもエツチン
グが進む。そのため、前述したSiO2膜の場合と
異なり、本質的にエツチングに方向性を持たな
い。
そこで、異方性エツチングを達成するために
は、この中性ラジカルによる横方向ののエツチン
グ(アンダーカツト)を制御しなければならな
い。通常、この抑制は、フオトレジスト等の有機
物質の分解物がAl―Si膜側壁に付着することに
より行われている。即ち、Al―Si等のRIEにおい
て異方性を達成するためには、フオトレジストは
不可欠なものとなる。そして、このフオトレジス
トはある程度の量以上存在しなければ、側壁保護
効果が少なく、アンダーカツトを生じる。例え
ば、半導体集積回路のAl―Si配線をパターニン
グするレジストの面積がシリコン基板面積の30%
以下の場合、分解物の供給であるレジストの量が
少なく、側壁保護効果が弱い。従つて、横歩行の
エツチングも進み、アンダーカツトを生じて断線
現象をも生じる。ここで、この現象を走査型電子
顕微鏡(×23000倍)で撮影しその写真を模式的
に示すと、第7図及び第8図に示すようになる。
第7図はレジスト面積が基板全体の面積に対して
50%の場合、第8図は20%の場合を夫々示す。こ
れらの図より、レジスト面積比が小さくなるに従
い、アンダーカツト8が生じることが明らかであ
る。
は、この中性ラジカルによる横方向ののエツチン
グ(アンダーカツト)を制御しなければならな
い。通常、この抑制は、フオトレジスト等の有機
物質の分解物がAl―Si膜側壁に付着することに
より行われている。即ち、Al―Si等のRIEにおい
て異方性を達成するためには、フオトレジストは
不可欠なものとなる。そして、このフオトレジス
トはある程度の量以上存在しなければ、側壁保護
効果が少なく、アンダーカツトを生じる。例え
ば、半導体集積回路のAl―Si配線をパターニン
グするレジストの面積がシリコン基板面積の30%
以下の場合、分解物の供給であるレジストの量が
少なく、側壁保護効果が弱い。従つて、横歩行の
エツチングも進み、アンダーカツトを生じて断線
現象をも生じる。ここで、この現象を走査型電子
顕微鏡(×23000倍)で撮影しその写真を模式的
に示すと、第7図及び第8図に示すようになる。
第7図はレジスト面積が基板全体の面積に対して
50%の場合、第8図は20%の場合を夫々示す。こ
れらの図より、レジスト面積比が小さくなるに従
い、アンダーカツト8が生じることが明らかであ
る。
本発明は上記事情に鑑みてなされたもので、ア
ンダーカツトの発生を抑制して断線を防止しえる
微細パターンの加工方法を提供することを目的と
する。
ンダーカツトの発生を抑制して断線を防止しえる
微細パターンの加工方法を提供することを目的と
する。
本発明は、有機物質よりなるマスク材をパター
ン領域の被エツチング膜上のみならず、パターン
領域間の被エツチング膜上にも前記パターン領域
と離間して設けることにより、パターン領域間が
広い場合の被エツチング膜のアンダーカツトを回
避し、もつて被エツチングの細り、断線の防止を
図つたことを骨子とする。即ち、本発明は、RIE
によるエツチング時に発生するマスク材の分解物
を利用して側壁保護効果を得ようとするものであ
るが、パターン領域間が広い場合(マスク材面積
が基板全体の面積の1/2以下)はこの効果が十
分得られない。そこで、こうした場合、マスク材
をパターン領域の被エツチング膜上のみならず、
パターン領域間の被エツチング膜上にも前記パタ
ーン領域と離間して上記効果を十分に得ようとし
たものである。なお、パターン領域間が狭い場合
は、マスク材をこの領域にあえて設ける必要がな
いが、設けても特に差支えがない。
ン領域の被エツチング膜上のみならず、パターン
領域間の被エツチング膜上にも前記パターン領域
と離間して設けることにより、パターン領域間が
広い場合の被エツチング膜のアンダーカツトを回
避し、もつて被エツチングの細り、断線の防止を
図つたことを骨子とする。即ち、本発明は、RIE
によるエツチング時に発生するマスク材の分解物
を利用して側壁保護効果を得ようとするものであ
るが、パターン領域間が広い場合(マスク材面積
が基板全体の面積の1/2以下)はこの効果が十
分得られない。そこで、こうした場合、マスク材
をパターン領域の被エツチング膜上のみならず、
パターン領域間の被エツチング膜上にも前記パタ
ーン領域と離間して上記効果を十分に得ようとし
たものである。なお、パターン領域間が狭い場合
は、マスク材をこの領域にあえて設ける必要がな
いが、設けても特に差支えがない。
本発明において、被エツチング膜としては、
Al、Al―Si等のAl合金膜、Mo、Ti、W等の高
融点金属膜、前記高融点金属の合金膜、リン(P)、
ボロン(B)、ヒ素(As)等の不純物をドープした
多結晶シリコン膜などが挙げられる。
Al、Al―Si等のAl合金膜、Mo、Ti、W等の高
融点金属膜、前記高融点金属の合金膜、リン(P)、
ボロン(B)、ヒ素(As)等の不純物をドープした
多結晶シリコン膜などが挙げられる。
本発明において、有機物質よりなるマスク材と
しては例えばフオトレジストが挙げられる。
しては例えばフオトレジストが挙げられる。
以下、本発明の一実施例を第1図a〜c及び第
2図を参照して説明する。
2図を参照して説明する。
まず、例えばN型のシリコン基板11上に
SiO2膜12を介して被エツチング膜としてのAl
―Si膜13を形成した。つづいて、全面にフオト
レジスト(図示せず)を形成した後パターニング
し、このAl―Si膜13上のパターン領域14、
及びこのパターン領域14間の領域(以下、ダミ
ー領域と呼ぶ)15のAl―Si膜13上に夫々マ
スク材としてのレジストパターン16を形成した
(第1図a図示)。次いで、このレジストパターン
16をマスクとして前記Al―Si膜13を平行平
板型反応性イオンエツチング装置を用いて異方性
エツチングし、パターン領域14にはAl―Siか
らなる配線17を、ダミー領域15には同材料か
らなるパターン18を配線17と離間して形成し
た(第1図b及び第2図図示)。ここで、第2図
は第1図bの平面図である。第1図bにおいて、
RIEによるエツチング時には、パターン領域14
のレジストパターン16のみならず、ダミー領域
15のレジストパターン16の有機物質が分解し
て配線17の側壁に十分な保護膜19が形成され
た。なお、レジストパターン16は第3図のよう
に設けてもよい。しかる後、前記レジストパター
ン16を剥離し、半導体装置を製造した(第1図
c図示)。
SiO2膜12を介して被エツチング膜としてのAl
―Si膜13を形成した。つづいて、全面にフオト
レジスト(図示せず)を形成した後パターニング
し、このAl―Si膜13上のパターン領域14、
及びこのパターン領域14間の領域(以下、ダミ
ー領域と呼ぶ)15のAl―Si膜13上に夫々マ
スク材としてのレジストパターン16を形成した
(第1図a図示)。次いで、このレジストパターン
16をマスクとして前記Al―Si膜13を平行平
板型反応性イオンエツチング装置を用いて異方性
エツチングし、パターン領域14にはAl―Siか
らなる配線17を、ダミー領域15には同材料か
らなるパターン18を配線17と離間して形成し
た(第1図b及び第2図図示)。ここで、第2図
は第1図bの平面図である。第1図bにおいて、
RIEによるエツチング時には、パターン領域14
のレジストパターン16のみならず、ダミー領域
15のレジストパターン16の有機物質が分解し
て配線17の側壁に十分な保護膜19が形成され
た。なお、レジストパターン16は第3図のよう
に設けてもよい。しかる後、前記レジストパター
ン16を剥離し、半導体装置を製造した(第1図
c図示)。
本発明によれば、パターン領域14のみなら
ず、ダミー領域15のAl―Si膜13上にもレジ
ストパターン16を形成してRIEによるエツチン
グを行なうため、エツチング時にパターン領域の
レジストパターン16のみならずダミー領域15
のレジストパターン16の有機物質も分解し、パ
ターン領域14の配線17の側壁に十分な保護膜
19が形成される。従つて、配線17のアンダー
カツトを回避でき、配線17の細りや断線を防止
できる。
ず、ダミー領域15のAl―Si膜13上にもレジ
ストパターン16を形成してRIEによるエツチン
グを行なうため、エツチング時にパターン領域の
レジストパターン16のみならずダミー領域15
のレジストパターン16の有機物質も分解し、パ
ターン領域14の配線17の側壁に十分な保護膜
19が形成される。従つて、配線17のアンダー
カツトを回避でき、配線17の細りや断線を防止
できる。
事実、本発明及び従来法を用いてAl―Siから
なる配線の通電率を調べたところ、第9図に示す
通りであつた。同図により、従来の場合は配線の
エツチング時にアンダーカツトが生じ、断線が起
るため、その通電率は50%である。これに対し、
本発明の場合通電率は100%であつた。従つて、
本発明の場合アンダーカツトが生じなかつたもの
とみなすことができる。また、本発明と従来法に
よりAl―Siからなる配線に連続通電テストを行
ない、1000時間中での断線率を試験したところ、
第10図に示す通りとなつた。同図により、従来
の場合は断線率は5%であつたのに対し、本発明
の場合0%であり、本発明が従来と比べ優れてい
ることが確認できた。
なる配線の通電率を調べたところ、第9図に示す
通りであつた。同図により、従来の場合は配線の
エツチング時にアンダーカツトが生じ、断線が起
るため、その通電率は50%である。これに対し、
本発明の場合通電率は100%であつた。従つて、
本発明の場合アンダーカツトが生じなかつたもの
とみなすことができる。また、本発明と従来法に
よりAl―Siからなる配線に連続通電テストを行
ない、1000時間中での断線率を試験したところ、
第10図に示す通りとなつた。同図により、従来
の場合は断線率は5%であつたのに対し、本発明
の場合0%であり、本発明が従来と比べ優れてい
ることが確認できた。
なお、上記実施例では、ダミー領域をパターン
領域間に設け、かかるダミー領域間にマスク材を
設けてエツチングを行なつた場合について述べた
が、これに規定されない。例えば、第4図に示す
如くウエハ状の半導体チツプ21,21間のダイ
シングライン領域にマスク材22を設けてRIEに
よるエツチングを行なつてもよい。この方法によ
れば、エツチング時にマスク材から有機物質が分
解して半導体チツプ21に存在する配線の側壁に
十分な保護膜が形成され、アンダーカツトを抑制
できる。また、本発明はレーザーデイスクやシー
トコイルの形成時にも同様に適用できる。
領域間に設け、かかるダミー領域間にマスク材を
設けてエツチングを行なつた場合について述べた
が、これに規定されない。例えば、第4図に示す
如くウエハ状の半導体チツプ21,21間のダイ
シングライン領域にマスク材22を設けてRIEに
よるエツチングを行なつてもよい。この方法によ
れば、エツチング時にマスク材から有機物質が分
解して半導体チツプ21に存在する配線の側壁に
十分な保護膜が形成され、アンダーカツトを抑制
できる。また、本発明はレーザーデイスクやシー
トコイルの形成時にも同様に適用できる。
更に、上記実施例では、シリコン基板上に
SiO2膜を介して設けたAl―Si膜をRIEでエツチン
グする場合に付いて述べたが、これに限らない。
例えば、基板を直接エツチングする場合などでも
同様に適用できる。
SiO2膜を介して設けたAl―Si膜をRIEでエツチン
グする場合に付いて述べたが、これに限らない。
例えば、基板を直接エツチングする場合などでも
同様に適用できる。
以上詳述した如く本発明によれば、被エツチン
グ膜のアンダーカツトを抑制して被エツチング膜
の細りや断線を防止しえる微細パターンの加工方
法を提供できる。
グ膜のアンダーカツトを抑制して被エツチング膜
の細りや断線を防止しえる微細パターンの加工方
法を提供できる。
第1図a〜cは本発明の一実施例に係る微細の
パターンの加工方法を工程順に示す断面図、第2
図は第1図bの平面図、第3図は第2図とは異な
るレジストパターン配置例を示す平面図、第4図
は本発明の他の実施例に係る微細パターン加工の
方法の説明図、第5図及び第6図は夫々RIEのメ
カニズムを説明するための断面図、第7図及び第
8図は夫々RIEによりエツチングした後の半導体
装置を走査型電子顕微鏡で撮影した写真の模式
図、第9図は従来及び本発明による通電率特性
図、第10図は従来及び本発明による断線特性図
である。 11…N型のシリコン基板、12…SiO2膜、
13…Al―Siからなる配線、14…パターン領
域、15…ダミー領域、16,22…レジストパ
ターン、17…配線、18…パターン、19…保
護膜、21…半導体チツプ。
パターンの加工方法を工程順に示す断面図、第2
図は第1図bの平面図、第3図は第2図とは異な
るレジストパターン配置例を示す平面図、第4図
は本発明の他の実施例に係る微細パターン加工の
方法の説明図、第5図及び第6図は夫々RIEのメ
カニズムを説明するための断面図、第7図及び第
8図は夫々RIEによりエツチングした後の半導体
装置を走査型電子顕微鏡で撮影した写真の模式
図、第9図は従来及び本発明による通電率特性
図、第10図は従来及び本発明による断線特性図
である。 11…N型のシリコン基板、12…SiO2膜、
13…Al―Siからなる配線、14…パターン領
域、15…ダミー領域、16,22…レジストパ
ターン、17…配線、18…パターン、19…保
護膜、21…半導体チツプ。
Claims (1)
- 【特許請求の範囲】 1 半導体基板上に直接又は被膜を介して設けら
れた被エツチング膜を有機物質よりなるマスク材
を用いて反応性イオンエツチングにより選択的に
エツチング除去する微細パターンの加工方法にお
いて、 マスク材をパターン領域の被エツチング膜上の
みならず、パターン領域間の被エツチング膜上に
も前記パターン領域と離間して設けた後、前記マ
スク材を用いて被エツチング膜をエツチングして
被エツチング膜パターンを形成するとともに、前
記エツチング時に発生するマスク材の分解物を利
用して前記パターンの側壁に保護膜を形成するこ
とを特徴と微細パターンの加工方法。 2 被エツチング膜が、Al膜、Al合金膜、高融
点金属膜、高融点金属の合金膜もしくは不純物ド
ープ多結晶シリコン膜であることを特徴とする特
許請求の範囲第1項記載の微細パターンの加工方
法。 3 有機物質よりなるマスク材がフオトレジスト
であることを特徴とする特許請求の範囲第1項記
載の微細パターンの加工方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230356A JPS6289331A (ja) | 1985-10-16 | 1985-10-16 | 微細パタ−ンの加工方法 |
| EP86114222A EP0219100A3 (en) | 1985-10-16 | 1986-10-14 | Method of forming a fine pattern |
| KR1019860008630A KR900002085B1 (ko) | 1985-10-16 | 1986-10-15 | 미세패턴 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230356A JPS6289331A (ja) | 1985-10-16 | 1985-10-16 | 微細パタ−ンの加工方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6289331A JPS6289331A (ja) | 1987-04-23 |
| JPH0471334B2 true JPH0471334B2 (ja) | 1992-11-13 |
Family
ID=16906577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60230356A Granted JPS6289331A (ja) | 1985-10-16 | 1985-10-16 | 微細パタ−ンの加工方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0219100A3 (ja) |
| JP (1) | JPS6289331A (ja) |
| KR (1) | KR900002085B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8701032A (nl) * | 1987-05-01 | 1988-12-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met interconnecties die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen. |
| FR2634322A1 (fr) * | 1988-07-13 | 1990-01-19 | Thomson Csf | Module semi-conducteur actif hybride obtenu par reconfiguration physique de pastilles, interconnectees par films minces, et procede de fabrication correspondant |
| JPH0830370B2 (ja) * | 1990-08-15 | 1996-03-27 | 鹿島建設株式会社 | 耐震壁の構築方法 |
| JP2658609B2 (ja) * | 1991-03-01 | 1997-09-30 | 日本電気株式会社 | 半導体装置 |
| FR2681958A1 (fr) * | 1991-10-01 | 1993-04-02 | France Telecom | Dispositif comportant un modele configure par photogravure, notamment circuit electrique. |
| JPH07106327A (ja) * | 1993-10-06 | 1995-04-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5589706A (en) * | 1995-05-31 | 1996-12-31 | International Business Machines Corp. | Fuse link structures through the addition of dummy structures |
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