JPH0471863A - サーマルヘッド用制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はサーマルヘッド用駆動制御回路に係り、特にこ
の駆動のオン・オフ速度を可変とすることの可能なサー
マルヘッド用制御回路に関する。

〔従来の技術〕

感熱記録方式は近年、ビデオプリンタ、高速レコーダ、
ファクシミリといろいろな記録装置に用いられている。

感熱記録方式は、発熱抵抗体を一列に並べたサーマルヘ
フドに選択的に電流を流すことにより、これらを発熱さ
せ、感熱記録紙に記録するものである。

この発熱抵抗体に選択的に電流を流すための駆動制御回
路として、第５図に示す如きものが知られている。

第５図は従来のサーマルヘッド用制御回路の一例を示す
回路であって、■、１−は例えば６４個の図示省略した
発熱抵抗体にそれぞれ接続する出力端子ＤＯＩ、ＤＯ２
−ＤＯ６４を具備するスイッチングトランジスタ、２．
２−は各スイッチングトランジスタ１．１１こ接続した
アンド回路、３．３−は各アンド回路２．２−に接続さ
れたラッチ回路、４はランチ回路３．３−にデータを出
力するシフトレジスタを示し、シフトレジスタ４を構成
するシフトレジスタ素子４−１．４−２、４−６４は第
５図から明らかな如く、１個のサマルヘッドに対応した
ビット数だけ構成されている。

シフトレジスタ４に入力される人力データＳｌはクロッ
クＣＬＫと同期して、シフトレジスタ素子４−１．４−
２−に順次シフト格納される。

このようにしてシフトレジスタ４に格納された入力デー
タＳｔはラッチ信号ＬＡＴＣＨによりラッチ回路３．３
−へ転送される。

ラッチ回路３．３−から出力され、アンド回路２．２−
に入力したデータはゲート制御信号にπ０、ＢＥＯによ
りスイッチングトランジスタ１．１−に出力され、その
データに応じて各スイッチングトランジスタ１、■−は
選択的にオン状態、オフ状態となり、これによって各ス
イッチングトランジスタ１、■−に接続された図示省略
した発熱抵抗体が、人力データに応して選択的に通電・
発熱する。発熱抵抗体は前記制御信号ＡＥＯ，ＢＥＯ及
びラッチ出力で定まる時間だけ通電され出力用紙への記
録が行われる。

以下シフトレジスタ４にデータが入力される度に同様の
動作が行われ、画像記録を完成する。

〔発明が解決しようとする課題〕

ところがサーマルヘッドのスイッチングトランジスタ等
駆動用１ｃにおいては、発熱抵抗体に電流をオン・オフ
する際に、スイッチングノイズが発生する。そしてこの
ノイズが動作電圧に加算され、条件によってはＩＣの最
大定格を越す電圧が発生し、ＩＣを破壊させることにな
る。

このようなスイッチングノイズの波高値νｎ０１ｓｅは
次の式で表すことができる。

ｔ なお、ｄｉ：オン・オフ時の増減電流値ｄｔ：オン・オ
フ速度 Ｍ：自己インダクタンス （１）式から明らかな如く、ノイズを抑えるためには増
減電流値ｄｉを小さくするか、オン・オフ速度ｄＬを遅
くするか何れかになる。

しかし、ｄｉは発熱抵抗体の数により左右され、サーマ
ルヘッドのように発熱抵抗体密度、印字幅が多様な装置
においては高抵抗化の対策を行っても、ｄｌを１−分小
さくすることは出来ない。また、イネーブルの分割数を
増し、ｄｉを抑えるという対策は、例えばファクシミリ
等、階調レベルの低い記録装置では行われている。しか
し、ビデオプリンタ、高速レコーダ等の高速記録が必要
な装置においては、イネーブルの分割化に対しては、印
字時間の増加という問題点があり、特に階調レベルの高
い装置程、時間的な問題を生じる。

一方、オン・オフの応答速度ｄｔを遅くすると、スイッ
チングノイズは減少するが、高階調な装置に使用すると
、ＩＣ内の各ビットの時間的なバラツキが階調数に応じ
て発生し、記録された画像の画質−ト、特定箇所が濃く
なったり薄くなったりするムラを生じる。これは次の理
由による。例えば６４〜２５６階調の印字を行う場合、
−船釣にイネーブル信号のパルス幅として１階調に数μ
ｓｅｃ、から数１０μｓｅｃ、の時間を用いる。さらに
温度制御の要因をも加味した制御を行う場合には数１０
０μｓ　ｅ　ｃ、のオーダーになる。

ここで、Ｉｃの応答速度は通常０．５μｓｅｃ。

〜２μｓｅｃ、程度に設定されており、仮にＩｃ内ある
いはＩｃ間での応答速度のバラツキが０．２μｓｅｃ、
程度であった場合、例えば１２８階調であると、このバ
ラツキのあるビットでは、他のピントより、０．２μｓ
ｅｃ、＊１２Ｂ＝２５．６μＳｅＣ，の差が生じる。こ
れは約１階調分のパルスが多いか少ないかの条件で印字
が行われることになり、記録された画像に濃淡ムラが出
来てしまう。

このＩＣの応答速度のバラツキ値は平均応答速度に比例
して大きくなったり小さくなったりするので、応答速度
が小さいＩＣ程バラツキも小さくなる。

これらの理由から、従来のサーマルヘッドの駆動用ＩＣ
では、小さい応答速度のＩＣを用いて、実際の使用に際
しては応答速度を遅らせて使用し、ノイズを抑えている
。

従って、本発明の目的は、サーマルヘッドの駆動用ＩＣ
の応答速度を必要に応じて２段階以上に速度選定するこ
との出来るサーマルヘッド用制御回路を提供することで
ある。

〔課題を解決するだめの手段〕

前記目的を達成するため、本発明者は鋭意研究の結果、
サーマルヘッドの発熱抵抗体に接続する駆動手段である
スイッチングトランジスタとブタの出力手段であるアン
ド回路の間にスイッチングトランジスタの応答速度の切
替用回路を挿入し、実際の動作に際し、いづれかを選択
することによって、サーマルヘッドのＩＣの応答速度を
任意に選定できることを見出した。

第１図に本発明のサーマルヘッド用駆動制御回路の部分
回路図を示す。

第１図において、第５図と同一符号は同一部分を示し、
１、■−はスイッチングトランジスタであって、その出
力端子ＤＯ１、Ｄ０２−は各々図示省略した発熱抵抗体
に接続する。２．２−はアンド回路であって、図示省略
したう・ノチ回路から伝達される入力データをスイ・ン
チングトランジスタ１、■−へ出力するものである。５
．５−は低速モード（Ｓ）に選択された時に動作するア
ンド回路、６．６−は高速モード（［）に選択された時
に動作するアンド回路、７は低速モード（ｓ）を指定す
るアンド回路、８は高速モード（［）を指定するアンド
回路である。

例えば、モード切換信号として低速モード信号「０」が
入力されると、イネーブル信号に応じて、アンド回路７
がオンになり、う・ソチ回路から入力されたデータはア
ンド回路２．２−から低速モト用アンド回路５を経由し
てスイッチングトランジスタ１．１−に人力され、これ
によりスイ・ンチングトランジスタ１、■−はオン−オ
フされる。

またモード切換信号として高速モード信号「１」を入力
すると、同様に、アンド回路８がオンになり、ラッチ回
路から人力されたデータがアンド回路６を経由してスイ
ッチングトランジスタ１、■−に入力され、これにより
スイッチングトランジスタ１、■−はオン・オフ制御さ
れることになる。

〔実施例〕

（１）本発明の第１実施例（第１図、第２図）第１［Ｋ
は本発明の一実施例のサーマルヘッド用駆動制御回路の
要部構成図、第２図は第１図の点線部分Ａを示す第１実
施例構成図である。

本発明はサーマルヘッドの各発熱抵抗体に接続するスイ
ッチングトランジスタ１．１−とアンド回路２．２−の
間に低速モードと高速モードの千ド切換用の回路を挿入
するものであるが、本実施例では、この回路として、第
２図に示す如く応答速度の異なる少なくとも２つのＦＥ
Ｔを挿入する。

第２図において、９、ｌＯはＦＥＴ、１１はゲト幅及び
長さが比較的大きい低速用のＦＥＴ、１２はゲート幅お
よび長さが比較的小さい高速用のＦＥＴを示す。第１図
における低速モードのアンド回路５は、ＦＥＴ９．１０
．１１によって構成され、高速モードのアンド回路６番
よＦＥＴ９．１０．１２によって構成される。

例えばモード切換信号として低速モードｒＯ」が人力さ
れ、イネーブル信号が入力されると、低速用ＦＥＴＩＩ
がオンになる。この時アント回路２．２−から出力され
たデータはＦＥＴ９．１０を経由して、スイッチングト
ランジスタ１、■へ伝達される。

従って、第４図に示すクロ、りＣＬＫを低速に制御する
ことにより、ランチ３．３−及びアント′回路２．２　
を経由したデータをスイ・ンチンク゛トランジスタｌ、
１−へ低速に伝達すること力く出来る。

一方、モード切換信号として高速モート−’　Ｉ　Ｊが
入力され、イネーブル信号が人力されると、今度は高速
用ＦＥＴ１２がオンになる。従って、第４図に示すクロ
ックＣＬＫを高速に制御することにより、ラッチ３．３
−及びアンド回路２．２を経由したデータをスイッチン
グトランジスタｌ、１−へ高速に伝達することが出来る
。

なお、第２図において、ＦＥＴＩＩ、ＦＥＴＩ２を同時
にオンにする信号を、第１図に示した手段とは別の手段
で印加することにより、ＦＥＴ１１．１２を同時にオン
状態にすることにより、前記アンド回路５を経由した場
合と、アンド回路６を経由した場合の中間の応答速度が
得られる。

槌って、第２図の実施例と合わせて３通りの応答速度が
得ることが出来る。

（２）本発明の第２実施例（第１図、第３図）また他の
実施例として、第３図の如く、ゲート幅及び長さをＦＥ
ＴＩＩとＦＥＴ１２とは異なる大きさの、これらＦＥＴ
ＩＩ、１２の中間の動作速度のＦＥＴ１３を加えること
によって、ＦＥＴ１１、ＦＥＴ１２、ＦＥＴ１３を各々
１つづつ切換えたり、ＦＥＴＩＩ、ＦＥＴ１２、ＦＥＴ
１３を２つづつ用いたり、３つ同時に用いたりすること
により、７通りの応答速度を得ることができる。

（３）本発明の第３実施例 第４図に示す如くさらに、例えばＦＥＴｌ０とＦＥＴＩ
Ｉの間に、抵抗Ｒを挿入することによってその応答速度
を更に遅くすることも出来る。

このように挿入するＦＥＴや抵抗の数を増加することに
よって応答速度を可変できる段階が更に増加し、究極的
にはアナログ的な速度変化も可能となる。

本発明のサーマルヘッド用駆動制御回路の応答速度の選
定は、次のような場合に行われる。

低速応答モードは大型プリンタ、レコーダの如く、階調
レベルはあまり多くないが、比較的発熱抵抗体に流れる
電流が大きい装置に主に選定される。特に発熱抵抗体の
抵抗値の高いサーマルへ。

ドなどでは高電圧が印加されるため、ノイズに対して耐
圧上余裕がないので、このモードを使用することにより
ＩＣの定格内での使用が可能となる。

また低速応答モードでは、ノイズの発生が小さいため、
従来ノイズ除去のために外付けしていたバイパス用コン
デンサの追加も必要でなくなる条件を見出すことも可能
となる。

一方、高速応答モードは、１２８階調、２５６階調等の
プリンタ等、階調レベルの高い装置やノイズが発生して
もあまり問題がない、耐圧に余裕がある使用条件で動作
する装置に通用され、高速記録が得られる。

おな、上記実施例はスイッチングトランジスタとして通
常の３端子型ＦＥＴについて説明したが、本発明はこれ
に附定されるものではなく、デイブレーション型ＦＥＴ
等、他のトランジスタを用いることができるこよは云う
までもない。

件のもの等に適する。

低速度モードでは、階調レベルはあまり多くはないが比
較的発熱体に流れる電流が大きいデバイス（大型プリン
タ、レコーダ等）、ノイズに対してあまり余裕がない、
高抵抗品のヘッド等に適し、またノイズの発生が小さい
のでバイパス用コンデンサ（パスコン）の追加等も必要
がなくなる条件を見出すこおにもなる。

〔発明の効果〕

本発明の如く、単にＦＥＴを付加するという簡単な構成
で、サーマルヘッドの駆動用制御回路の応答速度を、２
段階以上に変えることが出来る。

それにより、色々なサーマルヘッドに対して対応を選定
することができ、より広範囲に対応できるＩＣを提供す
ることが可能となった。

例えば高速応答モードでは、階調レベルが高いデバイス
（１２８階調や２５６階調等のプリンタ）に適し、また
ノイズが発生してもあまり問題がないデバイス、つまり
耐圧に余裕がある使用条

【図面の簡単な説明】

第１図は本発明の一実施例回路説明図、第２図は本発明
の一実施例回路構成説明図、第３図は本発明の第２実施
例の構成説明図、第４図は本発明の他の実施例構成説明
図、第５図は従来のサーマルヘッド用ＩＣの構成回路説
明図である。 １　スイッチングトランジスタ、 ２−アンド回路、 ３−　ラッチ回路、 ４−　シフトレジスタ、 低速モ 高速モ １−ゲ ２−ゲ ド用アンド回路、 ド用アンド回路、 ト幅及び長さの大きいＦＥＴ、 ト輻及び長さの小さいＦＥＴ。 特許出願人　ティーデイ−ケイ株式会社代理人弁理士　
山　谷　晧　榮（外１名）第１図 第２図

Claims (1)

1. 【特許請求の範囲】 各発熱抵抗体に接続する駆動手段、データ出力手段、デ
   ータ保持手段、データ入力手段を具備するサーマルヘッ
   ド用制御回路において、 前記駆動手段とデータ出力手段の間に、応答速度の異な
   るゲート回路を挿入することにより、前記駆動手段の応
   答速度を可変とすることを特徴とするサーマルヘッド用
   制御回路。