JPH0472260B2 - - Google Patents
Info
- Publication number
- JPH0472260B2 JPH0472260B2 JP56197180A JP19718081A JPH0472260B2 JP H0472260 B2 JPH0472260 B2 JP H0472260B2 JP 56197180 A JP56197180 A JP 56197180A JP 19718081 A JP19718081 A JP 19718081A JP H0472260 B2 JPH0472260 B2 JP H0472260B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- bus
- signal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
- G06F13/4077—Precharging or discharging
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は論理集積回路に関し、特にプリチヤー
ジ方式のデータ・バスを用いた大規模集積回路に
おいて、非同期に外部装置との間でデータ転送が
行える論理集積回路に関し、特にプリチヤージ方
式のデータ・バスを用いた大規模集積回路におい
て、非同期に外部装置との間でデータ転送が行え
る入出力制御方式に関するものである。
ジ方式のデータ・バスを用いた大規模集積回路に
おいて、非同期に外部装置との間でデータ転送が
行える論理集積回路に関し、特にプリチヤージ方
式のデータ・バスを用いた大規模集積回路におい
て、非同期に外部装置との間でデータ転送が行え
る入出力制御方式に関するものである。
最近のように、マイクロコンピユータが各種分
野に広く使用されるようになると、他の処理装置
とマイクロコンピユータとを結合して、互いにデ
ータを転送する必要が生ずる。また、最近のマイ
クロコンピユータは、高速動作のため１マシン・
サイクルのうち一部分の区間でデータ・バスにプ
リチヤージする方式の回路構成が用いられ、例え
ばレジスタの内容によりスイツチをコントロール
することにより、データ・バスを介して入出力デ
ータを転送する。
野に広く使用されるようになると、他の処理装置
とマイクロコンピユータとを結合して、互いにデ
ータを転送する必要が生ずる。また、最近のマイ
クロコンピユータは、高速動作のため１マシン・
サイクルのうち一部分の区間でデータ・バスにプ
リチヤージする方式の回路構成が用いられ、例え
ばレジスタの内容によりスイツチをコントロール
することにより、データ・バスを介して入出力デ
ータを転送する。
従来、このようにマイクロコンピユータ等の論
理集積回路では、接続された外部装置と内部のレ
ジスタとの間でデータ転送を行う場合、内部クロ
ツクと外部装置のクロツクとを同期させて行う方
法、あるいはプリチヤージ方式を採用していない
データ・バスの回路構成により行う方法により実
現している。
理集積回路では、接続された外部装置と内部のレ
ジスタとの間でデータ転送を行う場合、内部クロ
ツクと外部装置のクロツクとを同期させて行う方
法、あるいはプリチヤージ方式を採用していない
データ・バスの回路構成により行う方法により実
現している。
しかし、前者の方法では、異なるクロツクを有
する複数の装置間でデータ転送を行うためには、
同期化に複雑な回路が必要となり、また後者の方
法では、内部レジスタと内部バスのインターフエ
イス回路が複雑となる。
する複数の装置間でデータ転送を行うためには、
同期化に複雑な回路が必要となり、また後者の方
法では、内部レジスタと内部バスのインターフエ
イス回路が複雑となる。
本発明の目的は、このような従来の欠点を除去
するため、プリチヤージ方式のデータ・バス構成
を用いて高速動作を行うとともに、内部レジスタ
と外部の別系統のクロツクで動作する装置との間
で、回路規模を殆んど増加することなく、データ
転送を行うことができる論理集積回路を提供する
ことにある。
するため、プリチヤージ方式のデータ・バス構成
を用いて高速動作を行うとともに、内部レジスタ
と外部の別系統のクロツクで動作する装置との間
で、回路規模を殆んど増加することなく、データ
転送を行うことができる論理集積回路を提供する
ことにある。
上記目的を達成するため、本発明の論理集積回
路は、内部データ・バス４と、内部データ・バス
４に接続されたメモリ１１、演算回路１０および
レジスタ１７，１８を具備してなる論理集積回路
１において、所定の周波数のクロツクφOM，φ1M，
φ2M，φ3Mを発生するクロツク発生器１９′とクロ
ツク発生器１９′の出力を入力して所定の周波数
のクロツクφ0，φ1，φ2，φ3を出力するゲート回
路Ｇ３〜Ｇ６と、ゲート回路Ｇ３〜Ｇ６の出力が
入力され内部データ・バス４をプリチヤージする
ためのプリチヤージ・タイミング信号３０を発生
するプリチヤージ・タイミング発生手段２３〜２
５，Ｇ２，Ｇ７〜Ｇ１１とからなるクロツク発生
回路１９と、プリチヤージ・タイミング信号発生
手段から出力された所定の周波数のクロツクによ
つて設定される第１の期間のプリチヤージ・タイ
ミング信号３０で周期的に内部データ・バス４を
プリチヤージする手段T1-1，T1-oと、クロツク
発生回路１９のゲート回路Ｇ３〜Ｇ６から出力さ
れた所定の周波数のクロツクφ0，φ1，φ2，φ3に
よつて設定される第２の期間のタイミングで周期
的に内部制御タイミング信号３４，３３を発生す
る内部制御タイミング発生回路２０と、内部制御
タイミング信号３４，３３の第２の期間のタイミ
ングでレジスタ１７，１８と内部データ・バス４
との間でデータ転送を行なう信号伝達回路T2-1，
T3-1，T2-o，T3-oとをさらに具備してなり、論
理集積回路１と外部バス３，５，６，７，８を介
して接続されるとともに、論理集積回路１の所定
の周波数のクロツクと異なるクロツクCLK１で
動作する外部装置２より、データ転送要求３２が
あつた場合、データ転送要求３２に応答してクロ
ツク発生回路１９のゲート回路Ｇ３〜Ｇ６を閉じ
てゲート回路Ｇ３〜Ｇ６の出力端子からの上記所
定の周波数のクロツクφ0，φ1，φ2，φ3の出力を
一旦停止する一方、内部制御タイミング発生回路
２０は外部装置２より供給されるタイミング信号
６に応答して外部データ転送用制御タイミング信
号３４を発生し、外部データ転送用制御タイミン
グ信号３４のタイミングで信号伝達回路T2-1，
T3-1，T2-o，T3-oがレジスタ１７，１８と内部
データ・バス４との間データ転送を行なうことに
より外部バス３，５，６，７，８を介しての論理
集積回路１と外部装置２との間のデータ転送が実
行され、外部データ転送用制御タイミング信号３
４のタイミングで信号伝達回路T2-1，T3-1，
T2-o，T3-oがレジスタ１７，１８と内部デー
タ・バス４との間でデータ転送を行なうのに先立
つてプリチヤージタイミング信号発生手段Ｇ２，
Ｇ７〜Ｇ１１はデータ転送要求３２に応答してク
ロツク発生器１９′の出力φ0M，φ1M，φ2M，φ3Mを
用いてプリチヤージ・タイミング信号３０を発生
し、プリチヤージする手段T1-1，T1-oはプリチ
ヤージ・タイミング信号３０を用いて内部デー
タ・バス４をプリチヤージし、論理集積回路１
は、内部データ・バス４と外部バス３とに接続さ
れたインターフエイス入出力回路１５を具備して
なり、インターフエイス入出力回路１５は外部装
置２より供給されるタイミング信号６に応答して
内部データ・バス４と外部バス３との間のデータ
転送を実行することを特徴としている。
路は、内部データ・バス４と、内部データ・バス
４に接続されたメモリ１１、演算回路１０および
レジスタ１７，１８を具備してなる論理集積回路
１において、所定の周波数のクロツクφOM，φ1M，
φ2M，φ3Mを発生するクロツク発生器１９′とクロ
ツク発生器１９′の出力を入力して所定の周波数
のクロツクφ0，φ1，φ2，φ3を出力するゲート回
路Ｇ３〜Ｇ６と、ゲート回路Ｇ３〜Ｇ６の出力が
入力され内部データ・バス４をプリチヤージする
ためのプリチヤージ・タイミング信号３０を発生
するプリチヤージ・タイミング発生手段２３〜２
５，Ｇ２，Ｇ７〜Ｇ１１とからなるクロツク発生
回路１９と、プリチヤージ・タイミング信号発生
手段から出力された所定の周波数のクロツクによ
つて設定される第１の期間のプリチヤージ・タイ
ミング信号３０で周期的に内部データ・バス４を
プリチヤージする手段T1-1，T1-oと、クロツク
発生回路１９のゲート回路Ｇ３〜Ｇ６から出力さ
れた所定の周波数のクロツクφ0，φ1，φ2，φ3に
よつて設定される第２の期間のタイミングで周期
的に内部制御タイミング信号３４，３３を発生す
る内部制御タイミング発生回路２０と、内部制御
タイミング信号３４，３３の第２の期間のタイミ
ングでレジスタ１７，１８と内部データ・バス４
との間でデータ転送を行なう信号伝達回路T2-1，
T3-1，T2-o，T3-oとをさらに具備してなり、論
理集積回路１と外部バス３，５，６，７，８を介
して接続されるとともに、論理集積回路１の所定
の周波数のクロツクと異なるクロツクCLK１で
動作する外部装置２より、データ転送要求３２が
あつた場合、データ転送要求３２に応答してクロ
ツク発生回路１９のゲート回路Ｇ３〜Ｇ６を閉じ
てゲート回路Ｇ３〜Ｇ６の出力端子からの上記所
定の周波数のクロツクφ0，φ1，φ2，φ3の出力を
一旦停止する一方、内部制御タイミング発生回路
２０は外部装置２より供給されるタイミング信号
６に応答して外部データ転送用制御タイミング信
号３４を発生し、外部データ転送用制御タイミン
グ信号３４のタイミングで信号伝達回路T2-1，
T3-1，T2-o，T3-oがレジスタ１７，１８と内部
データ・バス４との間データ転送を行なうことに
より外部バス３，５，６，７，８を介しての論理
集積回路１と外部装置２との間のデータ転送が実
行され、外部データ転送用制御タイミング信号３
４のタイミングで信号伝達回路T2-1，T3-1，
T2-o，T3-oがレジスタ１７，１８と内部デー
タ・バス４との間でデータ転送を行なうのに先立
つてプリチヤージタイミング信号発生手段Ｇ２，
Ｇ７〜Ｇ１１はデータ転送要求３２に応答してク
ロツク発生器１９′の出力φ0M，φ1M，φ2M，φ3Mを
用いてプリチヤージ・タイミング信号３０を発生
し、プリチヤージする手段T1-1，T1-oはプリチ
ヤージ・タイミング信号３０を用いて内部デー
タ・バス４をプリチヤージし、論理集積回路１
は、内部データ・バス４と外部バス３とに接続さ
れたインターフエイス入出力回路１５を具備して
なり、インターフエイス入出力回路１５は外部装
置２より供給されるタイミング信号６に応答して
内部データ・バス４と外部バス３との間のデータ
転送を実行することを特徴としている。
内部データ・バス４とレジスタ１７，１８との
間の論理集積回路１の内部の内部データ転送は、
論理集積回路１の内部の動作クロツクに従つて実
行可能であるのに対して、論理集積回路１の内部
動作クロツクの周波数と異なるクロツクCLK１
で動作する外部装置２から非同期のデータ転送要
求７があつた場合には、論理集積回路１の内部の
レジスタ１７，１８と外部装置２との間の外部バ
ス３を介しての外部データ転送は、外部装置２か
らの非同期のデータ転送要求７のタイミングに従
つて実行する必要がある。
間の論理集積回路１の内部の内部データ転送は、
論理集積回路１の内部の動作クロツクに従つて実
行可能であるのに対して、論理集積回路１の内部
動作クロツクの周波数と異なるクロツクCLK１
で動作する外部装置２から非同期のデータ転送要
求７があつた場合には、論理集積回路１の内部の
レジスタ１７，１８と外部装置２との間の外部バ
ス３を介しての外部データ転送は、外部装置２か
らの非同期のデータ転送要求７のタイミングに従
つて実行する必要がある。
一方、論理集積回路１内部のプリチヤージ方式
内部データ・バス４は、内部データ転送に際して
論理集積回路１の内部の動作クロツクに従つて周
期的にプリチヤージする必用があるのに対して、
外部装置２との非同期の外部データ転送を実行す
るに際しては、論理集積回路１の内部動作クロツ
クのサイクルによる内部データ・バス４のプリチ
ヤージは、この内部データ・バス４を介しての非
同期の外部データ転送時の転送データ信号の妨害
となつてしまう危険性がある。
内部データ・バス４は、内部データ転送に際して
論理集積回路１の内部の動作クロツクに従つて周
期的にプリチヤージする必用があるのに対して、
外部装置２との非同期の外部データ転送を実行す
るに際しては、論理集積回路１の内部動作クロツ
クのサイクルによる内部データ・バス４のプリチ
ヤージは、この内部データ・バス４を介しての非
同期の外部データ転送時の転送データ信号の妨害
となつてしまう危険性がある。
従つて、このような外部データ転送を行うに際
して、内部データ転送のための内部データ・バ
ス・プリチヤージ期間３０と内部データ・バス・
データ転送期間３４，３３とを設定する所定周波
数のクロツクφ0，φ1，φ2，φ3の発生を一旦停止
するとともに、非同期のデータ転送要求７に応答
して外部データ転送用制御タイミング信号３４を
発生し、この外部データ転送用制御タイミング信
号３４でレジスタ１７，１８と内部データ・バス
４との間の信号伝達回路T2-1，T3-1，T2-o，
T3-oの信号伝達を実行させ、上述の所望の外部
データ転送を可能としている。
して、内部データ転送のための内部データ・バ
ス・プリチヤージ期間３０と内部データ・バス・
データ転送期間３４，３３とを設定する所定周波
数のクロツクφ0，φ1，φ2，φ3の発生を一旦停止
するとともに、非同期のデータ転送要求７に応答
して外部データ転送用制御タイミング信号３４を
発生し、この外部データ転送用制御タイミング信
号３４でレジスタ１７，１８と内部データ・バス
４との間の信号伝達回路T2-1，T3-1，T2-o，
T3-oの信号伝達を実行させ、上述の所望の外部
データ転送を可能としている。
また、上述の所望の外部データ転送の前に、内
部データ・バス４を一旦プリチヤージする必要が
あるので、プリチヤージ手段T1-1，T1-oは外部
のデータ転送要求７に応答して上述の所望の外部
データ転送に先立つて内部データ・バス４をプリ
チヤージするものである。
部データ・バス４を一旦プリチヤージする必要が
あるので、プリチヤージ手段T1-1，T1-oは外部
のデータ転送要求７に応答して上述の所望の外部
データ転送に先立つて内部データ・バス４をプリ
チヤージするものである。
以下、本発明の実施例を、図面により説明す
る。
る。
第１図は、本発明の対象となるMOSデイジタ
ル大規模集積回路のブロツク構成図である。
ル大規模集積回路のブロツク構成図である。
第１図においては、MOSデイジタル大規模集
積回路（以下LSIと記す）１およびそれと接続さ
れてデータ転送を行う装置（例えば、デイジタル
計算機）２が示されており、LSI１とデイジタル
計算機２はそれぞれ非同期の異なる周波数のクロ
ツクで動作しているものとする。
積回路（以下LSIと記す）１およびそれと接続さ
れてデータ転送を行う装置（例えば、デイジタル
計算機）２が示されており、LSI１とデイジタル
計算機２はそれぞれ非同期の異なる周波数のクロ
ツクで動作しているものとする。
LSI１は、演算回路（ALU）１０、データ記憶
装置（RAM）１１、複数のデータ用レジスタ
（REG１，２）１７，１８、内部動作を制御する
プログラムが格納された記憶装置（ROM）１
４、外部デイジタル計算機とのインターフエイス
である入出力回路（入出力バツフア）１５、およ
びタイミング制御回路（コントロール）１６を備
えている。
装置（RAM）１１、複数のデータ用レジスタ
（REG１，２）１７，１８、内部動作を制御する
プログラムが格納された記憶装置（ROM）１
４、外部デイジタル計算機とのインターフエイス
である入出力回路（入出力バツフア）１５、およ
びタイミング制御回路（コントロール）１６を備
えている。
LSI１とデイジタル計算機２とは、ｎビツトの
データ・バス３、ｍビツトのフアンクシヨン・バ
ス５、チツプ・セレクト信号（CS）７、リー
ド／ライト制御信号（Ｒ／Ｗ）６、およびデータ
転送タイミング信号（IE）８で接続される。
データ・バス３、ｍビツトのフアンクシヨン・バ
ス５、チツプ・セレクト信号（CS）７、リー
ド／ライト制御信号（Ｒ／Ｗ）６、およびデータ
転送タイミング信号（IE）８で接続される。
第２図は、第１図のLSI内部で用いられている
バス・プリチヤージ方式によるデータ転送回路の
構成図であり、第３図は第２図の動作タイムチヤ
ートである。
バス・プリチヤージ方式によるデータ転送回路の
構成図であり、第３図は第２図の動作タイムチヤ
ートである。
MOS・LSIで高速動作を行わせるために、一
般に用いられているバス・プリチヤージ方式によ
るデータ転送回路は、第２図に示すように、デー
タ・バスＤ、プリチヤージ用トランジスタT1、
スイツチ用トランジスタT2，T3、スイツチ制御
用レジスタ１７、転送データをセツトするレジス
タ１８等より構成される。また、Ａはバスをプリ
チヤージするための制御信号、Ｂはレジスタ１７
の出力信号、Ｃはレジスタ１７の内容をバスに出
力するタイミングを与える制御信号、Ｄは複数本
あるうちの１本を示すデータ・バス、Ｅはバスの
内容をレジスタ１８に取り込む制御信号である。
般に用いられているバス・プリチヤージ方式によ
るデータ転送回路は、第２図に示すように、デー
タ・バスＤ、プリチヤージ用トランジスタT1、
スイツチ用トランジスタT2，T3、スイツチ制御
用レジスタ１７、転送データをセツトするレジス
タ１８等より構成される。また、Ａはバスをプリ
チヤージするための制御信号、Ｂはレジスタ１７
の出力信号、Ｃはレジスタ１７の内容をバスに出
力するタイミングを与える制御信号、Ｄは複数本
あるうちの１本を示すデータ・バス、Ｅはバスの
内容をレジスタ１８に取り込む制御信号である。
LSI１は、第３図に示すような一定周期のサイ
クル（Tcyc）で動作する。このサイクルでは、
先ず信号ＡによりトランジスタT1を通してデー
タ・バスＤの寄生容量C1をプリチヤージする
（第３図Ａ参照）。これにより、データ・バスＤは
論理レベル“１”の状態になる（第３図Ｄ参照）。
プリチヤージが終了した後、信号Ｃによりレジス
タ１７の出力Ｂがデータ・バスＤに出力される
（第３図Ｂ，Ｃ参照）。このとき、レジスタ１７の
内容が“１”であれば、トランジスタT2，T3が
オンとなり、寄生容量C1の電荷がトランジスタ
T2，T3を通つてデイスチヤージされ、データ・
バスＤは“０”状態になる（第３図Ｄの低レベル
参照）。一方、レジスタ１７の出力Ｂが“０”で
あれば、トランジスタT2，T3には電流が流れず、
データ・バスＤは“１”の状態に保たれる（第３
図Ｄの高レベル参照）。このデータ・バスＤの状
態は、インバータＧ１を通してレジスタ１８に、
タイミング・パルスＥによつてセツトされる。
クル（Tcyc）で動作する。このサイクルでは、
先ず信号ＡによりトランジスタT1を通してデー
タ・バスＤの寄生容量C1をプリチヤージする
（第３図Ａ参照）。これにより、データ・バスＤは
論理レベル“１”の状態になる（第３図Ｄ参照）。
プリチヤージが終了した後、信号Ｃによりレジス
タ１７の出力Ｂがデータ・バスＤに出力される
（第３図Ｂ，Ｃ参照）。このとき、レジスタ１７の
内容が“１”であれば、トランジスタT2，T3が
オンとなり、寄生容量C1の電荷がトランジスタ
T2，T3を通つてデイスチヤージされ、データ・
バスＤは“０”状態になる（第３図Ｄの低レベル
参照）。一方、レジスタ１７の出力Ｂが“０”で
あれば、トランジスタT2，T3には電流が流れず、
データ・バスＤは“１”の状態に保たれる（第３
図Ｄの高レベル参照）。このデータ・バスＤの状
態は、インバータＧ１を通してレジスタ１８に、
タイミング・パルスＥによつてセツトされる。
第４図は、本発明の実施例を示すLSI内のデー
タ転送制御回路の構成図であり、第５図、第６図
は第４図における動作タイム・チヤートである。
タ転送制御回路の構成図であり、第５図、第６図
は第４図における動作タイム・チヤートである。
第４図におけるデータ・バス３，４はｎビツト
の構成になつている。また、第１図に示した回路
の他に、制御タイミングを発生するクロツク発生
回路１９および内部制御タイミング発生回路２０
が示されている。φ0，φ1，φ2，φ3は、LSI１内の
各部を制御する４相オーバラツプの基本クロツク
である。第３図における信号Ａ，Ｃ，Ｅは、それ
ぞれ第４図における信号３０，３４，３３に対応
し、また第４図ではその他に入出力バツフア１５
のコントロール信号３５、内部の通常動作の停止
を示す信号（Halt）３１、および外部からLSI１
の内部レジスタ２１，２２にデータ転送を要求す
る信号（Halt−Ｄ）３２が示されている。
の構成になつている。また、第１図に示した回路
の他に、制御タイミングを発生するクロツク発生
回路１９および内部制御タイミング発生回路２０
が示されている。φ0，φ1，φ2，φ3は、LSI１内の
各部を制御する４相オーバラツプの基本クロツク
である。第３図における信号Ａ，Ｃ，Ｅは、それ
ぞれ第４図における信号３０，３４，３３に対応
し、また第４図ではその他に入出力バツフア１５
のコントロール信号３５、内部の通常動作の停止
を示す信号（Halt）３１、および外部からLSI１
の内部レジスタ２１，２２にデータ転送を要求す
る信号（Halt−Ｄ）３２が示されている。
第５図は、通常動作時のタイミングを示し、第
６図は外部よりデータ転送の要求があつた場合
で、レジスタのデータのリード動作のタイミング
を示す。
６図は外部よりデータ転送の要求があつた場合
で、レジスタのデータのリード動作のタイミング
を示す。
第５図においては、LSI１を選択するためのチ
ツプ・セレクト信号７が入力されないため、入力
クロツク（CLK２）から第４図に示すクロツク
発生回路１９により発生された４相クロツクφ0
〜φ3で、LSI１の内部の回路が動作する。
ツプ・セレクト信号７が入力されないため、入力
クロツク（CLK２）から第４図に示すクロツク
発生回路１９により発生された４相クロツクφ0
〜φ3で、LSI１の内部の回路が動作する。
前記信号Ａ，Ｃ，Ｅに対応するプリチヤージ信
号３０、データ出力信号３４、データ入力信号３
３は、第４図の内部制御タイミング発生回路２０
で、基本クロツクφ0〜φ3を組み合わせることに
より生成される。この状態では、入出力コントロ
ール信号３５、データ転送要求信号（Halt−Ｄ）
３２、動作停止信号（Halt）３１の各信号は発
生しない。
号３０、データ出力信号３４、データ入力信号３
３は、第４図の内部制御タイミング発生回路２０
で、基本クロツクφ0〜φ3を組み合わせることに
より生成される。この状態では、入出力コントロ
ール信号３５、データ転送要求信号（Halt−Ｄ）
３２、動作停止信号（Halt）３１の各信号は発
生しない。
一方、外部のデイジタル計算機よりデータ転送
要求があつたときには、転送要求コードがフアン
クツシヨン信号５によつて与えられ、第６図ｃに
示すように、チツプ・セレクト信号７が入力され
たとき、第４図に示すコントロール回路１６でこ
れを検出して、クロツク発生回路１９にデータ転
送要求信号３２を送る。これによりクロツク発生
回路１９は、通常動作を停止させることを示す信
号（Halt）３１を出力する。
要求があつたときには、転送要求コードがフアン
クツシヨン信号５によつて与えられ、第６図ｃに
示すように、チツプ・セレクト信号７が入力され
たとき、第４図に示すコントロール回路１６でこ
れを検出して、クロツク発生回路１９にデータ転
送要求信号３２を送る。これによりクロツク発生
回路１９は、通常動作を停止させることを示す信
号（Halt）３１を出力する。
クロツク発生回路１９では、クロツクφ0〜φ3
を停止し、1/4サイクル間遅らせて停止信号
（Halt）３１を出力する（第６図ｌ参照）。この
１／４サイクルの間に通常時とは異なる回路動作で
プリチヤージ信号３０を出力してデータ・バス４
を“１”のレベルにプリチヤージする（第６図
ｍ，ｎ参照）。外部からのタイミング信号６によ
り、データ出力信号３４が内部制御タイミング発
生回路２０から発生される。データ出力信号３４
は、トランジスタT3-1〜T3-oをオンにしてレジ
スタ１７〜１８の１つの内容をトランジスタ
T2-1〜T2-oを通してデータ・バス４に出力する
（第２図、第３図の動作参照）。データ・バス４の
内容は、タイミング信号６より制御されるＩ／Ｏ
コントロール信号３５でLSI１の外部データ・バ
ス３に出力され、デイジタル計算機２へ読み出さ
れる。１回のデータ転送が終了すると、チツプ・
セレクト信号７がなくなるので、これを第４図の
コントロール回路１６で検知して、再び基本クロ
ツクφ0〜φ3を発生し、通常動作に入る。
を停止し、1/4サイクル間遅らせて停止信号
（Halt）３１を出力する（第６図ｌ参照）。この
１／４サイクルの間に通常時とは異なる回路動作で
プリチヤージ信号３０を出力してデータ・バス４
を“１”のレベルにプリチヤージする（第６図
ｍ，ｎ参照）。外部からのタイミング信号６によ
り、データ出力信号３４が内部制御タイミング発
生回路２０から発生される。データ出力信号３４
は、トランジスタT3-1〜T3-oをオンにしてレジ
スタ１７〜１８の１つの内容をトランジスタ
T2-1〜T2-oを通してデータ・バス４に出力する
（第２図、第３図の動作参照）。データ・バス４の
内容は、タイミング信号６より制御されるＩ／Ｏ
コントロール信号３５でLSI１の外部データ・バ
ス３に出力され、デイジタル計算機２へ読み出さ
れる。１回のデータ転送が終了すると、チツプ・
セレクト信号７がなくなるので、これを第４図の
コントロール回路１６で検知して、再び基本クロ
ツクφ0〜φ3を発生し、通常動作に入る。
第７図は、第４図における基本クロツク（φ0
〜φ3）、プリチヤージ信号３０および動作停止信
号（Halt）３１を発生させる回路の構成図であ
る。第８図は、第７図の回路構成図の動作をより
詳細に説明するための波形図である。
〜φ3）、プリチヤージ信号３０および動作停止信
号（Halt）３１を発生させる回路の構成図であ
る。第８図は、第７図の回路構成図の動作をより
詳細に説明するための波形図である。
４相クロツク発生器１９′は、単相の入力クロ
ツク（CLK２）より第８図ａ〜ｄに示す４相オ
ーバラツプ・クロツク（φ0M，φ1M，φ2M，φ3M）
を発生する。
ツク（CLK２）より第８図ａ〜ｄに示す４相オ
ーバラツプ・クロツク（φ0M，φ1M，φ2M，φ3M）
を発生する。
第８図ｆに示すように、‘1'のデータ転送要求
信号（Halt−Ｄ）３２が入力すると、ナンド・
ゲートＧ２により作られる1M・2Mのタイミン
グでフリツプ・フロツプ２４をセツトすると、フ
リツプ・フロツプ２４のＱ出力Q24は第８図ｇに
示すように‘1'となる。次に、フリツプ・フロツ
プ１４の出力Ｑがセツトされた後、3Mのタイミ
ングでフリツプ・フロツプ２３をセツトすると、
フリツプ・フロツプ２３のＱ出力Q23も第８図ｈ
に示すように‘1'となる。フリツプ・フロツプ２
３のＱ出力Q23が‘0'である間は、ナンド・ゲー
トＧ３〜Ｇ６の入力の４相オーバーラツプ・クロ
ツク４相クロツク信号φ0M〜φ3Mはそのまま基本
クロツクφ0〜φ3として出力に伝達されるが、フ
リツプ・フロツプ２３のＱ出力Q23が‘1'になる
と、ナンド・ゲートＧ３〜Ｇ６の信号伝達機能が
停止され、第８図ｉ〜ｌに示すように、基本クロ
ツクφ0〜φ3の出力が停止される。一方、フリツ
プ・フロツプ２４のＱの出力Q24が‘0'の期間に
クロツク信号φ0Mが‘1'の時アンド・ゲートＧ１
１の出力は第８図ｎに示すように‘1'となり、フ
リツプ・フリツプ２５はリセツトされる。一方、
フリツプ・フロツプ２４がセツトされ、そのＱ出
力Q24が‘1'となると、クロツク信号φ2Mの‘1'の
時にアンド・ゲートＧ１０の出力は、第８図ｍに
示すように‘1'となつて、フリツプ・フロツプ２
５をセツトする。従つて、その後、データ転送要
求信号（Halt−Ｄ）３２が‘0'となることによ
り、アンド・ゲートＧ１のリセツト信号が第８図
ｎに示すように‘1'となるまでは、フリツプ・フ
ロツプ２５のＱ出力Q25、すなわち停止信号
（Halt−Ｄ）３１は第６図ｌおよび第８図ｏに示
すように‘1'を保持している。
信号（Halt−Ｄ）３２が入力すると、ナンド・
ゲートＧ２により作られる1M・2Mのタイミン
グでフリツプ・フロツプ２４をセツトすると、フ
リツプ・フロツプ２４のＱ出力Q24は第８図ｇに
示すように‘1'となる。次に、フリツプ・フロツ
プ１４の出力Ｑがセツトされた後、3Mのタイミ
ングでフリツプ・フロツプ２３をセツトすると、
フリツプ・フロツプ２３のＱ出力Q23も第８図ｈ
に示すように‘1'となる。フリツプ・フロツプ２
３のＱ出力Q23が‘0'である間は、ナンド・ゲー
トＧ３〜Ｇ６の入力の４相オーバーラツプ・クロ
ツク４相クロツク信号φ0M〜φ3Mはそのまま基本
クロツクφ0〜φ3として出力に伝達されるが、フ
リツプ・フロツプ２３のＱ出力Q23が‘1'になる
と、ナンド・ゲートＧ３〜Ｇ６の信号伝達機能が
停止され、第８図ｉ〜ｌに示すように、基本クロ
ツクφ0〜φ3の出力が停止される。一方、フリツ
プ・フロツプ２４のＱの出力Q24が‘0'の期間に
クロツク信号φ0Mが‘1'の時アンド・ゲートＧ１
１の出力は第８図ｎに示すように‘1'となり、フ
リツプ・フリツプ２５はリセツトされる。一方、
フリツプ・フロツプ２４がセツトされ、そのＱ出
力Q24が‘1'となると、クロツク信号φ2Mの‘1'の
時にアンド・ゲートＧ１０の出力は、第８図ｍに
示すように‘1'となつて、フリツプ・フロツプ２
５をセツトする。従つて、その後、データ転送要
求信号（Halt−Ｄ）３２が‘0'となることによ
り、アンド・ゲートＧ１のリセツト信号が第８図
ｎに示すように‘1'となるまでは、フリツプ・フ
ロツプ２５のＱ出力Q25、すなわち停止信号
（Halt−Ｄ）３１は第６図ｌおよび第８図ｏに示
すように‘1'を保持している。
データ転送要求信号（Halt−Ｄ）３２が‘0'の
間は、クロツク信号φ0が‘1'の期間で、クロツク
信号φ2が‘0'の時、第８図ｐに示すように、アン
ド・ゲートＧ７の出力は‘1'となり、オア・ゲー
トＧ９を介して通常動作時のデータ・バス・プリ
チヤージ信号３０として第６図ｍに示すように出
力される。
間は、クロツク信号φ0が‘1'の期間で、クロツク
信号φ2が‘0'の時、第８図ｐに示すように、アン
ド・ゲートＧ７の出力は‘1'となり、オア・ゲー
トＧ９を介して通常動作時のデータ・バス・プリ
チヤージ信号３０として第６図ｍに示すように出
力される。
データ転送要求信号（Halt−Ｄ）３２が‘1'と
なり、フリツプ・フロツプ２３のＱ出力Q23が‘
1'となると、フリツプ・フロツプ２５のＱ出力
Q25が‘0'の期間に、第８図ｑに示すようにアン
ド・ゲートＧ８の出力は‘1'となり、オア・ゲー
トＧ９を介して外部とのデータ転送時のデータ・
バス・プリチヤージ信号３０として第６図ｍに示
すように出力される。
なり、フリツプ・フロツプ２３のＱ出力Q23が‘
1'となると、フリツプ・フロツプ２５のＱ出力
Q25が‘0'の期間に、第８図ｑに示すようにアン
ド・ゲートＧ８の出力は‘1'となり、オア・ゲー
トＧ９を介して外部とのデータ転送時のデータ・
バス・プリチヤージ信号３０として第６図ｍに示
すように出力される。
データ転送要求信号（Halt−Ｄ）３２が“０”
になると、フリツプ・フロツプ２４，２３が各タ
イミングでリセツトされ、ナンド・ゲートＧ３〜
Ｇ６より基本クロツクφ0〜φ3が再び出力すると
ともに、フリツプ・フロツプ２４の出力とクロツ
クφ0Mをナンド・ゲートＧ１１でアンドして、フ
リツプ・フロツプ２５のＲ端子に入力し、これを
リセツトする。
になると、フリツプ・フロツプ２４，２３が各タ
イミングでリセツトされ、ナンド・ゲートＧ３〜
Ｇ６より基本クロツクφ0〜φ3が再び出力すると
ともに、フリツプ・フロツプ２４の出力とクロツ
クφ0Mをナンド・ゲートＧ１１でアンドして、フ
リツプ・フロツプ２５のＲ端子に入力し、これを
リセツトする。
これにより停止信号（Halt）３１は“０”と
なつて、通常動作状態に戻る。
なつて、通常動作状態に戻る。
なお、第６図ｍにおいては、外部との間のデー
タ転送時に発生するバス・プリチヤージ信号３０
（斜線で示す）が、通常動作時に発生するバス・
プリチヤージ信号３０と偶然同一時刻で発生して
いるが、異なる任意の時刻に発生させることがで
きるのは勿論である。
タ転送時に発生するバス・プリチヤージ信号３０
（斜線で示す）が、通常動作時に発生するバス・
プリチヤージ信号３０と偶然同一時刻で発生して
いるが、異なる任意の時刻に発生させることがで
きるのは勿論である。
以上説明したように、本発明によれば、MOS
で構成された大規模集積回路において、プリチヤ
ージ方式データ・バス構成を用いて高速動作を行
つている場合、外部から内部レジスタとの間でデ
ータ転送要求があつたならば、内部クロツク動作
モードを停止し、さらに外部とのデータ転送時
に、独立してバス・プリチヤージ信号を発生させ
るので、複数の内部レジスタの各ビツトごとに回
路を付加する必要がなく、集積回路の回路規模の
増加を最小限に止めて、外部とのデータ転送を行
うことができる。
で構成された大規模集積回路において、プリチヤ
ージ方式データ・バス構成を用いて高速動作を行
つている場合、外部から内部レジスタとの間でデ
ータ転送要求があつたならば、内部クロツク動作
モードを停止し、さらに外部とのデータ転送時
に、独立してバス・プリチヤージ信号を発生させ
るので、複数の内部レジスタの各ビツトごとに回
路を付加する必要がなく、集積回路の回路規模の
増加を最小限に止めて、外部とのデータ転送を行
うことができる。
第１図は本発明の対象となる論理集積回路のブ
ロツク構成図、第２図は第１図の回路内で用いら
れるバス・プリチヤージ方式のデータ転送回路の
構成図、第３図は第２図における動作タイム・チ
ヤート、第４図は本発明の実施例を示す論理集積
回路内のデータ転送制御部の構成図、第５図、第
６図はそれぞれ第４図における動作タイム・チヤ
ート、第７図は第４図におけるクロツク、プリチ
ヤージ信号、停止信号等を発生する回路の構成
図、第８図は第７図の回路構成の動作をより詳細
に説明するための波形図である。 １：論理集積回路（LSI）、２：外部装置（デ
イジタル計算機）、３：外部データ・バス、４：
内部データ・バス、７：チツプ・セレクト信号、
データ転送要求、１９：クロツク発生回路、２
０：内部制御タイミング発生回路、１７，１８，
２１，２２：レジスタ、２３，２４，２５：フリ
ツプ・フロツプ。
ロツク構成図、第２図は第１図の回路内で用いら
れるバス・プリチヤージ方式のデータ転送回路の
構成図、第３図は第２図における動作タイム・チ
ヤート、第４図は本発明の実施例を示す論理集積
回路内のデータ転送制御部の構成図、第５図、第
６図はそれぞれ第４図における動作タイム・チヤ
ート、第７図は第４図におけるクロツク、プリチ
ヤージ信号、停止信号等を発生する回路の構成
図、第８図は第７図の回路構成の動作をより詳細
に説明するための波形図である。 １：論理集積回路（LSI）、２：外部装置（デ
イジタル計算機）、３：外部データ・バス、４：
内部データ・バス、７：チツプ・セレクト信号、
データ転送要求、１９：クロツク発生回路、２
０：内部制御タイミング発生回路、１７，１８，
２１，２２：レジスタ、２３，２４，２５：フリ
ツプ・フロツプ。
Claims (1)
- 【特許請求の範囲】 １ 内部データ・バスと、上記内部データ・バス
に接続されたメモリ、演算回路およびレジスタを
具備してなる論理集積回路において、 所定の周波数のクロツクを発生するクロツク発
生器と該クロツク発生器の出力を入力して所定の
周波数のクロツクを出力するゲート回路と、該ゲ
ート回路の出力が入力され上記内部データ・バス
をプリチヤージするためのプリチヤージ・タイミ
ング信号を発生するプリチヤージ・タイミング信
号発生手段とからなるクロツク発生回路と、 上記プリチヤージ・タイミング信号発生手段か
ら出力された上記所定の周波数のクロツクによつ
て設定される第１の期間のプリチヤージ・タイミ
ング信号で周期的に上記内部データ・バスをプリ
チヤージする手段と、 上記クロツク発生回路のゲート回路から出力さ
れた上記所定の周波数のクロツクによつて設定さ
れる第２の期間のタイミングで周期的に内部制御
タイミング信号を発生する内部制御タイミング発
生回路と、 上記内部制御タイミング信号の上記第２の期間
のタイミングで上記レジスタと上記内部データ・
バスとの間でデータ転送を行なう信号伝達回路と
をさらに具備してなり、 上記論理集積回路と外部バスを介して接続され
るとともに、上記論理集積回路の上記所定の周波
数のクロツクと異なるクロツクで動作する外部装
置よりデータ転送要求があつた場合、該データ転
送要求に応答して上記クロツク発生回路のゲート
回路を閉じて上記ゲート回路の出力端子からの上
記所定の周波数のクロツクの出力を一旦停止する
一方、上記内部制御タイミング発生回路は上記外
部装置より供給されるタイミング信号に応答して
外部データ転送用制御タイミング信号を発生し、
該外部データ転送用制御タイミング信号のタイミ
ングで上記信号伝達回路が上記レジスタと上記内
部データ・バスとの間でデータ転送を行なうこと
により上記外部バスを介しての上記論理集積回路
と上記外部装置との間のデータ転送が実行され、
上記外部データ転送用制御タイミング信号のタイ
ミングで上記信号伝達回路が上記レジスタと上記
内部データ・バスとの間でデータ転送を行なうの
に先立つて、上記プリチヤージ・タイミング信号
発生手段は上記データ転送要求に応答して上記ク
ロツク発生器の出力を用いてプリチヤージ・タイ
ミング信号を発生し、上記プリチヤージする手段
は該プリチヤージ・タイミング信号を用いて上記
内部データ・バスをプリチヤージし、 上記論理集積回路は、上記内部データ・バスと
上記外部バスとに接続されたインターフエイス入
出力回路を具備してなり、該インターフエイス入
出力回路は上記外部装置より供給されるタイミン
グ信号に応答して上記内部データ・バスと上記外
部バスとの間のデータ転送を実行することを特徴
とする論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197180A JPS5897731A (ja) | 1981-12-07 | 1981-12-07 | 論理集積回路の入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197180A JPS5897731A (ja) | 1981-12-07 | 1981-12-07 | 論理集積回路の入出力制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897731A JPS5897731A (ja) | 1983-06-10 |
| JPH0472260B2 true JPH0472260B2 (ja) | 1992-11-17 |
Family
ID=16370129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197180A Granted JPS5897731A (ja) | 1981-12-07 | 1981-12-07 | 論理集積回路の入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897731A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352254A (ja) * | 1986-08-21 | 1988-03-05 | Ascii Corp | メモリ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5498546A (en) * | 1978-01-23 | 1979-08-03 | Nec Corp | Test system for data processor |
| JPS6010664B2 (ja) * | 1979-01-29 | 1985-03-19 | 富士通株式会社 | ワンチツプ・プロセツサ |
-
1981
- 1981-12-07 JP JP56197180A patent/JPS5897731A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5897731A (ja) | 1983-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6128248A (en) | Semiconductor memory device including a clocking circuit for controlling the read circuit operation | |
| US4503490A (en) | Distributed timing system | |
| US4615017A (en) | Memory controller with synchronous or asynchronous interface | |
| US20060044925A1 (en) | Limited output address register technique providing selectively variable write latency in DDR2 (double data rate two) integrated circuit memory devices | |
| JPS61156358A (ja) | バスコンバータ | |
| US4158883A (en) | Refresh control system | |
| JPS6217783B2 (ja) | ||
| JPS6244284B2 (ja) | ||
| JP2684806B2 (ja) | 集積回路 | |
| JPH0472260B2 (ja) | ||
| JPS6165352A (ja) | Ｃｍｏｓ集積回路 | |
| EP1197869A2 (en) | Integrated circuit with multiprocessor architecture | |
| KR0184633B1 (ko) | 씨피유코어 | |
| JP4114749B2 (ja) | メモリ制御装置および電子装置 | |
| JP3305975B2 (ja) | アドレスカウンタ回路及び半導体メモリ装置 | |
| JPH0143392B2 (ja) | ||
| JPH08241296A (ja) | 半導体集積回路 | |
| JP2803428B2 (ja) | 入力バッファ | |
| JP2901620B2 (ja) | ダイナミック回路 | |
| JP2668215B2 (ja) | マイクロコンピユータ | |
| JPH055133B2 (ja) | ||
| JPH03214275A (ja) | 半導体集積回路 | |
| JP2645462B2 (ja) | データ処理システム | |
| JPH02310888A (ja) | スタティックランダムアクセスメモリ | |
| JPH11273380A (ja) | Ｌｓｉ動作モード設定信号取り込み方法およびモード信号取り込み機能つきｌｓｉ |