JPH04260338A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH04260338A
JPH04260338A JP3044243A JP4424391A JPH04260338A JP H04260338 A JPH04260338 A JP H04260338A JP 3044243 A JP3044243 A JP 3044243A JP 4424391 A JP4424391 A JP 4424391A JP H04260338 A JPH04260338 A JP H04260338A
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JP
Japan
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layer
semiconductor layer
recess
semiconductor
forming
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Application number
JP3044243A
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English (en)
Inventor
Takahide Ishikawa
石川　高英
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to FR9201626A priority patent/FR2673038A1/fr
Publication of JPH04260338A publication Critical patent/JPH04260338A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/061—Manufacture or treatment of FETs having Schottky gates
    • H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs

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  • Junction Field-Effect Transistors (AREA)
  • Weting (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、特に半導体層表面に形成した断面逆凸字形状の
溝内にゲート電極を配置した構造、いわゆる２段リセス
ゲート構造を有する電界効果型トランジスタの製造方法
に関するものである。
【０００２】
【従来の技術】図８は従来の２段リセスゲート構造を有
するＭＥＳＦＥＴを示す断面図であり、図において、１
はＧａＡｓ基板、２は該ＧａＡｓ基板１上に形成された
ｎ型ＧａＡｓ活性層であり、所定部位に断面逆凸字形状
の溝（２段リセス）２０を有している。６は上記活性層
２の所定部位に形成された第１の凹状溝、５は該第１の
凹状溝６の底面中央部に形成された第２の凹状溝で、こ
れらの凹状溝６，５により上記２段リセス２０が形成さ
れている。
【０００３】また４は上記第２の凹状溝５の底面中央に
配置され、上記活性層２とショットキー接触しているゲ
ート電極で、活性層２上にチタン層，白金層及び金層を
順次積層してなる３層構造（図示せず）となっている。 ３ａ，３ｂは上記活性層２の表面の、上記２段リセス２
０の両側に形成され、該活性層２とオーミック接触して
いるソース電極，ドレイン電極である。
【０００４】このような２段リセスゲート構造のＭＥＳ
ＦＥＴは、高出力トランジスタとして広く用いられてお
り、消費電力が小さく、電力効率が高いという特徴があ
る。ここで電力効率は、電源からＭＥＳＦＥＴに供給さ
れる電力とＭＥＳＦＥＴの出力電力との比であり、図１
１に示すようにＭＥＳＦＥＴの電源電位をＶＤＤ、ソー
ス及びドレイン間に流れるＳＤ電流をＩＤＤ、入力電力
をＰＩＮ、出力電圧をＰＯＵＴ　とすると、電力効率は
（ＰＯＵＴ　−ＰＩＮ）／（ＶＤＤ・ＩＤＤ）で表され
る。
【０００５】そして２段リセス構造では、１段リセス構
造のＦＥＴやリセス構造を用いないＦＥＴに比べて、入
力電力ＰＩＮ、電源電位ＶＤＤ、出力電力ＰＯＵＴ　が
一定の条件で、ＳＤ電流のみ小さくなり、高い電力効率
が得られる。これは現在のところ、２段リセス構造では
、１段リセス構造等に比べてソース，ドレイン間の抵抗
成分が減少するからであると考えられている。
【０００６】次に製造方法について説明する。まず、図
９（ａ）　に示すようにＧａＡｓ基板１上にこれと同一
結晶であるｎ型能動層２をイオン注入法もしくはエピタ
キシャル結晶成長法を用いて形成する。ここではＧａＡ
ｓ基板を用いているがこれは例えばＳｉ基板やＩｎＰ基
板でもよく、この場合上記能動層はｎ型Ｓｉ層やｎ型Ｉ
ｎＰ層とする。次に上記能動層２の、２段リセスを形成
すべき領域の両側にオーミック性のソース電極３ａ及び
ドレイン電極３ｂを写真製版技術等を用いて形成する。
【０００７】その後図９（ｂ）　に示すようにレジスト
パターン７を例えば光学露光リソグラフィー技術を使用
して形成する。つまり全面にレジスト膜７を形成し、露
光，現像により上記ソース，ドレイン電極３ａ，３ｂ間
に開口部７ａを形成する。次いで、このレジストパター
ン７をマスクとして該活性層２を適当なエッチング方法
，例えばリアクティブ　　イオン　　エッチング（ＲＩ
Ｅ）法，湿式化学エッチング法等を用いてエッチングし
、上記活性層２に第１のリセス６を形成する（図６（ｃ
）　）。
【０００８】次に上記レジストパターン７を除去した後
、第１のリセス６の中央位置に開口８ａを持つレジスト
パターン８を上記と同様光学露光リソグラフィー技術を
用いて形成し（図６（ｄ）　）、上記レジストパターン
８をマスクとして上記能動層２をエッチングして第２の
リセス５を形成する（図６（ｅ）　）。
【０００９】そしてゲート電極材料を全面に蒸着し、リ
フトオフによりゲート電極４を形成する。ここでは、Ｔ
ｉ層を１０００オングストローム、Ｐｔ層を１０００オ
ングストローム、Ａｕ層を３０００オングストローム形
成し（図７（ａ）　）、続いて上記レジストパターン８
を除去してゲート電極４を上記２段リセス２０の第２の
リセス５内に形成する（図７（ｂ）　）。
【００１０】
【発明が解決しようとする課題】ところが、上述した従
来の製造方法では、２段リセス溝を１段１段別々に形成
しており、工程が複雑で製造に時間がかかり、歩留りも
低いという問題があった。
【００１１】すなわち、第１，第２の各リセス６，５の
形成につきそれぞれリソグラフィー工程及びエッチング
工程が必要であり、製造に時間がかかり、しかも第１と
第２のリセスの位置合わせが非常に困難であり、このこ
とは、本来１段目のリセス内に２段目のリセスが納まる
べきところがしばしばはみ出る等留り低下の大きな要因
になっていた。
【００１２】ところで、特開平１−２８６３６９号公報
には、閾値の異なるＭＥＳＦＥＴを同一基板上に形成す
る方法において、リソグラフィー回数を減らすため、上
層の半導体層の一部に、該半導体層とは被エッチング特
性の異なる下層の半導体層を露出させておき、この状態
で上層の半導体層の所定部分と下層の半導体層の露出部
分とに対応した開口部を有するマスクを形成し、マクス
の各開口部内に露出する半導体層を、互いに他方が削れ
ない方法でエッチングする方法が示されているが、この
方法ではエッチング回数を減らすことはできない。
【００１３】また、特開平１−２２３７７１号公報には
電界効果トランジスタの製造方法において、被エッチン
グ層への選択的なイオン注入により、該被エッチング層
のエッチングレートを部分的に変化させ、これにより１
回のエッチング工程で自己整合的に２段リセス構造を形
成する方法が示されているが、このようにイオン注入に
よりエッチングレートを変化させるものでは、イオン注
入部と非注入部との境界がシャープにならず、このため
リセス形状の制御が困難であり、３段以上の多段リセス
構造の形成は不可能である。
【００１４】また２段目リセス領域の方が１段目リセス
領域よりエッチング速度が速いため、２段目リセス領域
と１段目リセス領域とのエッチングを同時に開始しなけ
ればならない。つまりイオン注入時に必要な、２段目リ
セス領域に対応した開口部を有するマスクに加えて、エ
ッチング時、１段目リセス領域に対応した開口部を有す
るマスクが必要となり、マスク形成のプロセスが増大す
る。
【００１５】この発明は上記のような問題点を解決する
ためになされたもので、多段のリセス構造を、余分なマ
スク形成工程の増加を招くことなく、１回のリソグラフ
ィー工程及び１回のエッチング工程により形成すること
ができ、しかも各段のリセスの位置合わせを自己整合的
に行うことができる半導体装置の製造方法を提供するこ
とを目的とする。
【００１６】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、半導体基板上にその下側の部分ほどエ
ッチングレートが小さい半導体層を形成する第１の工程
と、上記半導体層上に、所定部位に開口部を有するレジ
スト膜を形成し、該レジスト膜をマスクとして上記半導
体層をエッチングする第２の工程と、該エッチングによ
り除去された部分の底部にゲート電極を形成する第３の
工程とを含むものである。
【００１７】この発明に係る上記半導体装置の製造方法
は、上記第１の工程では、半導体基板上にエッチングレ
ートが小さい第１の半導体層を形成し、続いて該第１の
半導体層上にエッチングレートが大きい第２の半導体層
を形成し、上記第２の工程では、上記第２及び第１の半
導体層を部分的にエッチング除去して、上記レジスト膜
の開口位置に断面逆凸字形状のリセスを形成するもので
ある。
【００１８】この発明に係る半導体装置の製造方法は、
上記第１の工程では、半導体基板上に下側のものほど小
さいエッチングレートを有する３つ以上の半導体層を積
層し、上記第２の工程では、これらの半導体層を部分的
に除去して、上記レジスト膜の開口部分に、内面が段階
的に広がった断面略三角形状の多段リセス溝を形成する
ものである。
【００１９】この発明に係る半導体装置の製造方法は、
上記第１の工程では、半導体層を、そのエッチングレー
トをその下面から上面にかけて連続的に増大させて形成
し、上記第２の工程では、上記半導体層のエッチングに
より、上記レジスト開口位置にすり鉢状の溝を形成する
ものである。
【００２０】
【作用】この発明においては、半導体基板上にその下側
の部分ほどエッチングレートが小さい半導体層を形成し
、該半導体層をレジストマスクにより選択的にエッチン
グしてリセスを形成するようにしたので、余分なマスク
形成工程の増加を招くことなく、リセス幅がその下部よ
り上部の方が広いリセス構造を１回のリソグラフィー工
程と１回のエッチング工程とにより形成することができ
る。
【００２１】またこの発明においては、半導体基板上に
エッチングレートが小さい第１の半導体層を形成し、該
第１の半導体層上にこれよりエッチングレートが大きい
第２の半導体層を形成し、これらを選択的にエッチング
して２段リセス溝を形成するようにしたので、２段リセ
ス構造を一回のリソグラフィー工程で形成できるだけで
なく、各段のリセスの位置合わせを自己整合的に行うこ
とができる。また１段目リセス領域の方が２段目リセス
領域よりエッチング速度が速いため、２段リセス構造を
得るためのマスクは、２段目リセス領域に対応した開口
部を有するマスク１つでよく、余分なマスクを必要とし
ない。
【００２２】この発明においては、半導体基板上に下側
のものほど小さいエッチングレートを有する３つ以上の
半導体層を積層し、これらの半導体層を所定のレジスト
マスクを用いてエッチングするようにしたので、電力効
率が最も良好と認められているすり鉢形状に近い多段リ
セス構造を簡単に形成することができる。
【００２３】この発明においては、半導体基板上に半導
体層を、そのエッチングレートをその下面から上面にか
けて連続的に増大させて形成し、上記半導体層を所定の
レジストマクスを用いてエッチングするようにしたので
、電力効率が最も良好と認められているすり鉢形状のリ
セス構造を簡単に形成することができる。
【００２４】
【実施例】図１〜図３はそれぞれ本発明の一実施例によ
る半導体装置の製造方法を説明するための断面図であり
、図１（ａ）　は本実施例の方法により製造した２段リ
セス構造を有するＭＥＳＦＥＴの断面構造、図１（ｂ）
　はソース，ドレイン電極の断面構造（図１（ａ）　の
Ａ部分）、図１（ｃ）　はゲート電極の断面構造（図１
（ａ）　のＢ部分）、図２は上記２段リセスを形成する
工程、図３はゲート電極を形成する工程を示している。
【００２５】図１において、１はＧａＡｓ基板、１０は
該ＧａＡｓ基板上に形成された、ｎ型ＧａＡｓ層からな
るチャネル層、１１は該チャネル層１０上に形成された
、ｎ＋　型ＡｌＧａＡｓ層からなるリセス形成用の下側
半導体層、１２は該半導体層１１上に形成された、ｎ＋
　型ＧａＡｓ層からなるリセス形成用の上側半導体層で
、該上側半導体層１２の所定部分に開口１２ａが形成さ
れている。１１ａは上記下側半導体層１１の、上記開口
１２ａ内の中央部分に形成された開口である。そして上
記開口１２ａ及び１１ａにより、それぞれ２段リセスを
構成する第１，第２のリセス６，５が形成されている。
【００２６】また３ａ，３ｂは上記２段リセス２０の両
側の上側半導体層１２上に形成されたオーミック性のソ
ース，ドレイン電極で、図１（ｂ）　に示すように、そ
れぞれ５００オングストローム厚の金ゲルマニウム合金
層（ＡｕＧｅ合金層）３１，１００オングストローム厚
のニッケル層（Ｎｉ層）３２，及び１０００オングスト
ローム厚の金層（Ａｕ層）３３からなっている。４は上
記チャネル層１０の、開口１１ａ内に露出する部分に形
成されたゲート電極で、図１（ｃ）　に示すように、チ
ャネル層１０上に形成され、これとショットキー接触す
る１０００オングストローム厚のチタン層４１と、その
上の１０００オングストローム厚の白金層４２と、さら
にその上の３０００オングストローム厚の金層４３とか
らなっている。
【００２７】次に製造方法について説明する。まず、図
２（ａ）　に示すようにＧａＡｓ基板１上にチャネル層
１０としてｎ型ＧａＡｓ層を、リセス形成用の下側半導
体層１１としてｎ＋　型ＡｌＧａＡｓ層を、さらにリセ
ス形成用の上側半導体層１２としてｎ＋　型ＧａＡｓ層
を順次形成する。これらの半導体層の形成には分子線エ
ピタキシャル成長法（ＭＢＥ法）や有機金属化学的気相
成長法（ＭＯＣＶＤ法）等を用いて行うことができる。
【００２８】次に上記上側半導体層１２上にレジスト膜
（図示せず）を形成し、そのソース，ドレイン電極の形
成部位に開口（図示せず）を形成した後、全面にＡｕＧ
ｅ合金層３１、Ｎｉ層３２、Ａｕ層３３をそれぞれ上記
所定の厚さに蒸着する。その後、上記各層の不要部分を
リフトオフし、４００℃で約５分間熱処理を行ってソー
ス，ドレイン電極３ａ、３ｂを形成する。
【００２９】次に全面にレジスト膜１３を形成し、ソー
ス，ドレイン電極３ａ，３ｂ間のゲート電極を形成すべ
き領域に開口１３ａを形成する（図２（ｂ）　）。この
時該開口１３ａの幅は２段リセスの下側の溝の幅程度と
する。
【００３０】そして該ＧａＡｓ基板１を、エッチング速
度がＧａＡｓに対して速く、ＡｌＧａＡｓに対して遅い
エッチャントに浸漬する。ここでは上記エッチチャント
として、例えば濃度３０％のＮＨ４　ＯＨ水溶液と濃度
３０％のＨ２　Ｏ２　水溶液とを１対３０の比で混合し
た混合液を用いる。
【００３１】このように基板１をエッチャントに浸漬す
ると、最初、ｎ＋型ＧａＡｓ層１２の露出部分がエッチ
ングされ、開口１２ａ１　が形成され（図２（ｃ）　）
、続いてその下側のｎ＋　型ＡｌＧａＡｓ層１１のエッ
チングが始まる。この時、ＧａＡｓ層１２はＡｌＧａＡ
ｓ層１１に比べて１０倍以上の速さでエッチングされる
ため、ＡｌＧａＡｓ層１１のエッチングが下方に向かっ
て進む間に、その上層のＧａＡｓ層１２では、横方向に
急速にエッチングが進むこととなる。この結果上記リセ
ス形成用の下側半導体層１１に開口１１ａが形成された
時には、リセス形成用の上側半導体層１２の開口１２ａ
１　はより開口面積の大きい開口１２ａとなり、図２（
ｄ）　に示すような２段リセス２０を得ることができる
。
【００３２】引き続いて、上記レジスト膜１３の全面に
ゲート電極材料として、Ｔｉ層３１，白金層３２，及び
Ａｕ層３３を蒸着法により順次積層する（図３（ａ）　
）。 次にリフトオフ法により、上記各層の、ゲート電極とな
る部分以外の不要な部分を除去し、所望の２段リセスゲ
ートＦＥＴを完成する（図３（ｂ）　）。
【００３３】このように本実施例では、基板上にリセス
形成用の下側半導体層１１と、これよりエッチングレー
トの大きいリセス形成用の上側半導体層１２とを順次形
成し、これらを所定位置に開口１３ａを有するレジスト
パターン１３をマスクとしてエッチングするようにした
ので、リセスエッチングの際、上記リセス形成用の上側
半導体層１２がリセス形成用の下側半導体層１１より速
くエッチングされることとなる。このため上側半導体層
１２に開口１２ａ１　が形成された後は、該開口１２ａ
１　の横方向のエッチングが、下側半導体層１１の厚み
方向のエッチングより速く進むこととなり、１回のリセ
スエッチング工程と１回のエッチング工程とで２段リセ
ス構造が得られるとともに、２段目リセスが１段目のリ
セス内に確実に入る。また１段目リセス領域の方が２段
目リセス領域よりエッチング速度が速いため、２段リセ
スを得るためのマスクは、２段目リセス領域に対応した
開口部を有するマスク１つでよく、特開平１−２２３７
７１号公報記載の方法のような余分なマスクを必要とし
ない。この結果２段リセス構造を歩留良く、短時間で形
成でき、製造コストを低減することができる。
【００３４】また、上記２段リセス形成の際に用いたレ
ジストパターン１３上にゲート電極材料を形成し、これ
をリフトオフしてゲート電極４を形成するので、ゲート
電極形成のためのマスクパターンが不要であり、しかも
ゲート電極を精度よくリセス内に形成できる。
【００３５】また、上記ゲート電極をＴｉ，Ｐｔ，Ａｕ
層の３層構造とし、下層にＴｉ層を用いているため、ゲ
ート電極全体を基板に対して強固に接着することができ
る。また中間層にＰｔ層を用いているため、その上のＡ
ｕ層から基板へのＡｕの拡散、及びＧａＡｓ基板からＡ
ｕ層へのＧａやＡｓの拡散を防止することができる。
【００３６】また上記ソース，ドレイン電極３ａ，３ｂ
をＡｕＧｅ合金，Ｎｉ，Ａｕ層の３層構造とし、下層に
ＡｕＧｅ合金を用い、該電極形成後に熱処理を行うよう
にしているため、下層のＧｅが半導体層中に拡散して電
極直下の半導体領域に高濃度拡散層が形成される。この
ため良好なオーミック接触を得ることができる。さらに
ＡｕＧｅ合金層の上にＮｉ層を形成しているため、Ｇｅ
の拡散を均等にすることができる。
【００３７】また上記リセス形成用の下側ＡｌＧａＡｓ
層１１と基板１との間に、該ＡｌＧａＡｓ層１１より電
子の移動速度の速いＧａＡｓ層１０を動作層として設け
ているので、動作速度の高い素子を実現できる。
【００３８】なお、上記実施例では、２段リセス構造を
得る結晶の組み合わせとして１段目にＧａＡｓ、２段目
にＡｌＧａＡｓを用いたが、他の組み合わせも可能で、
例えばＧａＡｓ／ＩｎＧａＡｓ，ＧａＡｓ／ＩｎＰ等で
もよい。この場合、エッチャントとして酒石酸５０％の
水溶液とＨ２　Ｏ２　３０％の水溶液とを５対１の比で
混合した水溶液を用いる。
【００３９】またリセスエッチングについては、ここで
は湿式エッチングを例にとって説明したが、ドライエッ
チングも適用可能であり、例えばＧａＡｓ／ＡｌＧａＡ
ｓに対してはＣＣｌＦ２　ガスが使用できる。
【００４０】また、上記実施例では、リセス形成用の半
導体層１１と基板１との間にｎ＋　ＧａＡｓ層を活性層
として設けているが、これは上記半導体層１１を電子の
移動度が十分大きい材料により構成した場合、あるいは
素子の動作速度がそれほど問題とならない場合には、上
記半導体層１１を活性層として用いてもよい。
【００４１】図４はこのようにリセス形成用の半導体層
１１を活性層として用いた本発明のた２の実施例を示す
。ここでは、第１の実施例における活性層１０を用いて
おらず、第１のリセス５の形成の際、リセス形成用の半
導体層１１を完全にはエッチングせず、ゲート電極４の
下側にチャネル部１１ｂを残している。その他の点は上
記第１の実施例と同一である。
【００４２】この場合活性層１０の形成プロセスを省略
することができ、製造時間を短縮することができる。
【００４３】また、上記各実施例では、２段リセス構造
について説明したが、これは３段以上のリセスからなる
構造であってもよい。
【００４４】図５は３段リセス構造を有する本発明の第
３の実施例によるＭＥＳＦＥＴを示しており、図におい
て図１と同一符号は同一のものを示し、２１，２２，２
３はそれぞれ上記活性層１０上に積層された、リセス形
成用の第１，第２，第３の半導体層で、それぞれ組成比
ＸがＸ２１，Ｘ２２，Ｘ２３であるＡｌＸ　Ｇａ１−Ｘ
　Ａｓ層から構成されており、各層の組成比の大小関係
は上側の層ほどエッチングレートが大きくなるようＸ２
１＜Ｘ２２＜Ｘ２３としている。２１ａ〜２３ａは該各
半導体層２１〜２３に形成された第１〜第３の開口で、
下側の層の開口ほど開口面積が大きくなっており、各開
口２１ａ〜２３ａにより、第１〜第３のリセス２５〜２
７からなる３段リセス構造４０が形成されている。また
製造方法は図１（ａ）　の工程で、組成比Ｘが異なるＡ
ｌｘ　Ｇａ１−ｘ　Ａｓ層２１ａ〜２３ａを３層積層す
る点のみ上記第１実施例と異なっている。この場合上記
各半導体層２１，２２，２３の組成比を上側の層ほどエ
ッチングレートが大きくなるよう設定しているので、上
記第１の実施例の効果に加えて、リセスの形状を、電力
効率が最も良好と経験的に認められているすり鉢形状に
より近い形状とすることができる。
【００４５】また図６は本発明の第４の実施例によるＭ
ＥＳＦＥＴの構造を示し、図において、図１と同一符号
は同一のものを示し、４０は、リセス形成用の半導体層
としてＧａＡｓ活性層１０上に形成され、その組成比Ｘ
がその下面から上面にかけて連続的に減少しているＡｌ
Ｘ　Ｇａ１−Ｘ　Ａｓ層、５０ａは該リセス形成用の半
導体層５０ａに形成された開口部である。また製造方法
は上記第１実施例とは、図１（ａ）　の工程にて、Ａｌ
Ｘ　Ｇａ１−Ｘ　Ａｓ層をその組成比を連続的に減少さ
せて形成し、そのエッチングレートをその下面から上面
にかけて連続的に増大させている点のみ異なる。
【００４６】この実施例では、リセス形成用の半導体層
として、下側にいくほどエッチングレートが小さくなっ
ている半導体層を用いているので、これを所定のマスク
パターンにより選択的にエッチングすることにより、該
エッチング部には、電力効率が最も良いと認められてい
るすり鉢形状のリセス構造を得ることができる。
【００４７】なお、上記各実施例ではリセスゲート構造
をＭＥＳＦＥＴについて示したが、これはＨＥＭＴ（高
電子移動度トランジスタ）であってもよく、上記実施例
と同様の効果が得られる。
【００４８】図７は本発明の第５の実施例として２段リ
セスゲート構造のＨＥＭＴを示している。ここでは、Ｇ
ａＡｓ活性層１０と基板１との間に、電子供給層として
ｎ型ＡｌＧａＡｓ層１４、その下の２次電ガス層として
ノンドープＧａＡｓ層１５を形成してＨＥＭＴの素子構
造としており、その他の点は上記第１の実施例と同一で
あり、同様の効果がある。
【００４９】
【発明の効果】以上のように本発明に係る半導体装置の
製造方法によれば、半導体基板上にその下側の部分ほど
エッチングレートが小さい半導体層を形成し、該半導体
層をレジストマスクにより選択的にエッチングするよう
にしたので、余分なマスク形成工程の増加を招くことな
く、リセス幅がその下部より上部の方が広いリセス構造
を１回のリソグラフィー工程と１回のエッチング工程と
で形成することができ、生産性を向上することができる
効果がある。
【００５０】またこの発明によれば、半導体基板上にエ
ッチングレートが小さい第１の半導体層を形成し、該第
１の半導体層上にこれよりエッチングレートが大きい第
２の半導体層を形成し、これらを選択的にエッチングし
て２段リセス溝を形成するようにしたので、２段リセス
構造を一回のリソグラフィー工程で形成できるとともに
、各段のリセスの位置合わせを自己整合的に行うことが
できる。また１段目リセス領域の方が２段目リセス領域
よりエッチング速度が速いため、２段リセス構造を得る
ためには、２段目リセス領域に対応した開口部を有する
マスク１つでよく、余分なマスクを必要としない。この
結果製造歩留りの向上及び製造時間の短縮を図ることが
でき、製造コストを低減することができる効果がある。
【００５１】またこの発明によれば、半導体基板上に下
側のものほど小さいエッチングレートを有する３つ以上
の半導体層を積層し、これらの半導体層を所定のレジス
トマスクを用いてエッチングするようにしたので、電力
効率が最も良好と認められているすり鉢形状に近い多段
リセス構造を簡単に形成することができる効果がある。
【００５２】さらにこの発明によれば、半導体基板上に
半導体層を、そのエッチングレートをその下面から上面
にかけて連続的に増大させて形成し、上記半導体層を所
定のレジストマクスを用いてエッチングするようにした
ので、電力効率が最も良好と認められているすり鉢形状
のリセス構造を簡単に形成することができる効果がある
。
【図面の簡単な説明】
【図１】この発明の一実施例による２段リセスゲート構
造を有するＭＥＳＦＥＴの断面構造を示す図である。
【図２】上記ＭＥＳＦＥＴの製造方法における２段リセ
スを形成する工程を示す断面図である。
【図３】上記ＭＥＳＦＥＴの製造方法におけるゲート電
極を形成する工程を示す断面図である。
【図４】この発明の第２の実施例による２段リセスゲー
ト構造を有するＭＥＳＦＥＴの断面構造を示す図である
。
【図５】この発明の第３の実施例による３段リセスゲー
ト構造を有するＭＥＳＦＥＴを示す断面図である。
【図６】この発明の第４の実施例によるすり鉢形状のリ
セス構造を有するＭＥＳＦＥＴを示す断面図である。
【図７】この発明の第５の実施例による２段リセスゲー
ト構造を有するＨＥＭＴの構造を示す断面図である。
【図８】従来の２段リセスゲート構造を有するＭＥＳＦ
ＥＴの構造を示す断面図である。
【図９】上記従来のＭＥＳＦＥＴの製造方法における２
段リセスの形成工程を示す断面図である。
【図１０】上記従来のＭＥＳＦＥＴの製造方法における
ゲート電極の形成工程を示す断面図である。
【図１１】ＭＥＳＦＥＴにおける２段リセスゲート構造
の長所を説明するための回路図である。
【符号の説明】
１　　　　　　ＧａＡｓ基板 ３ａ　　　　ソース電極 ３ｂ　　　　ドレイン電極 ４　　　　　　ゲート電極 ５　　　　　　第１段目のリセス（第１のリセス）６　
　　　　　第２段目のリセス（第２のリセス）１０　　
　　ｎ型ＧａＡｓ活性層（チャネル半導体層）１１　　
　　リセス形成用のｎ型ＡｌＧａＡｓ層１２　　　　リ
セス形成用のｎ型ＧａＡｓ層１３　　　　レジスト膜 １３ａ　　開口部 ２０　　　　２段リセス

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　半導体基板上に電界効果型トランジス
    タを形成する方法において、上記半導体基板上にその下
    側の部分ほどエッチングレートが小さい半導体層を形成
    する第１の工程と、上記半導体層上に、所定部位に開口
    部を有するレジスト膜を形成し、該レジスト膜をマスク
    として上記半導体層をエッチングする第２の工程と、該
    エッチングにより除去された部分の底部にゲート電極を
    形成する第３の工程とを含むことを特徴とする半導体装
    置の製造方法。
  2. 【請求項２】　　上記第１の工程では、半導体基板上に
    エッチングレートが小さい第１の半導体層を形成し、該
    第１の半導体層上にエッチングレートが大きい第２の半
    導体層を形成し、上記第２の工程では、上記第２及び第
    １の半導体層を選択的にエッチングして、上記レジスト
    膜の開口位置に断面逆凸字形状のリセスを形成すること
    を特徴とする請求項１記載の半導体装置の製造方法。
  3. 【請求項３】　　上記第１の工程では、半導体基板上に
    下側のものほど小さいエッチングレートを有する３つ以
    上の半導体層を積層し、上記第２の工程では、これらの
    半導体層を部分的に除去して、上記レジスト膜の開口部
    分に、内面が段階的に広がった断面略三角形状の溝を形
    成することを特徴とする請求項１記載の半導体装置の製
    造方法。
  4. 【請求項４】　　上記第１の工程では、半導体層を、そ
    のエッチングレートをその下面から上面にかけて連続的
    に増大させて形成し、上記第２の工程では、上記半導体
    層のエッチングにより、上記レジスト膜の開口位置にす
    り鉢状の溝を形成することを特徴とする請求項１記載の
    半導体装置の製造方法。
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