JPH0472518A - 波形記録計 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は波形記録計に関するものである。

［従　来　例］ 被測定入力信号をディジタル変換してメモリに記憶し、
そのデータを読み出してプリンタ等に加え上記信号の波
形を記録させる波形記録計が信号解析に利用されている
。

この種の従来装置は、一般に、ＣＰＵの指令でコントロ
ーラがメモリのゼロ番地からデータを書き始め、トリガ
がかからない限り最終番地まで書いたら再びゼロ番地へ
戻り、これを繰り返す。書き込みの途中でトリガがかか
るとあらかじめ設定された数のデータをその時点から書
き込んだ後、書き込み動作を終了する。ＣＰＵは例えば
コントローラから書き込み終了信号を受けるとメモリか
らデータを読み出し、プリンタに出力してその波形を記
録させるようになっている。なお、ＣＰＵがデータを読
み出してプリンタへ出力中はコントローラがその間の新
たな入力データを書き込まないようにし、メモリ内のデ
ータを混乱させないようになっている。

［発明が解決しようとする課題］ 」二記従来装置によるとデータの混乱は生じないが、読
み出し期間中における入力信号のデータが欠落する。し
たがって波形分析にその箇所のデータを参照したいよう
な場合には再測定を行う必要がある。

この場合、例えばメモリを２組備えて交互に切り換え、
一方のメモリからデータを読み出している間に他方のメ
モリへ新しいデータを書き込むようにするか、又は書き
込んだデータを一旦他のメモリへ転送してから読み出し
てプリンタへ出力すれば上記の問題は解消するが、メモ
リの数が増えてコストアンプを招くとともに、書き込み
及び読み取り用アドレス信号の制御が複雑化して好まし
くない。

この発明は上記の点を考慮してなされたもので、その目
的は、１つのメモリを複数の領域に分け、トリガがかか
って所定数のデータ書き込みが終了した領域からそれら
のデータを読み出すとともにそれと並行的に他の空き領
域へ上記所定数以降の入力信号データを逐次書き込むこ
とにより、比較的簡単な構成で連続した波形データがメ
モリに残るようにした波形記録計を提供することにある
。

［課題を解決するための手段〕 この発明を適用した波形記録計の実施例が第１図に示さ
れている。同図は装置の全体構成の一例を示すもので、
例えば被測定入力信号をディジタル変換するＡ／Ｄコン
バータ１、変換データを記憶するメモリ２．同メモリ２
へのデータの書き込みを行うコントローラ３、上記書き
込んだデータを読み出すＣＰＵ４、及びそのデータを受
けて被測定入力信号の波形を記録するプリンタ５からな
っている。

第２図はコントローラ３の要部構成の一例を示すブロッ
ク図であって、上記課題を解決するため例えば下記イな
いしハの手段を備えている。

イ、ＲＡＭ２ａを書き込み可能な複数のメモリ領域に分
割し、かつ、分割した書き込み領域を選択可能とするバ
ンク制御部１５゜ 口、Ａ／Ｄコンバータ１にてディジタル変換した波形デ
ータをコントローラ３がＲＡ　Ｍ　２　ａに書き込むと
きオンとなり同ＲＡ　Ｍ　２　ａのデータ入力路を閉成
するゲート２ｂと、ＣＰＵ４が上記ＲＡＭ２ａの波形デ
ータを読み出すときオンとなり同ＲＡＭ２ａのデータ出
力路を閉成するゲート２ｃ。

ハ、書き込み済み領域の波形データは書き込んだ領域の
順に読み出すとともに、新たな波形データは空き領域へ
書き込むようにＣＰＵ４の読み出しアドレスとコントロ
ーラ３の書き込みアドレスを切り換えるアドレス切換部
１６゜ ［作　　　用コ 上記の手段を備えることにより、１つのメモリ（ＲＡＭ
２ａ）をデータ書き込み用とデータ読み出し用の複数の
メモリ領域に分けて使用することが可能となり、書き込
み済み領域からトリガがかかった波形データを順次読み
出しながらその最終データより後の入力波形データを上
記読み出しと並行して連続的に他のメモリ領域に取り込
み記憶させることができる。

［実　施　例］ この実施例においては上記したようにコントローラ３が
ＲＡ　Ｍ　２　ａへデータを書き込み、書き込んだデー
タはＣＰＵ４にて読み出されるようになっている。

コントローラ３は第２図に示すように例えばタイミング
制御部１０および書き込みデータカウンタ１８等を備え
、上記タイミング制御部１０は例えばアドレス発生カウ
ンタ１４、アドレス切換部１６、切換制御部１７、書き
込みデータカウンタ１８の動作するタイミングを決めた
り、ＲＡ　Ｍ　２　ａへライトイネーブル信号を送出し
、ＣＰＵ４へはＷＡＩＴ信号、書き込み終わり信号等を
送出する。

データの書き込みは一定のサンプリング周期で行われる
が、このサンプリング周期は例えばクロック発生器１１
のクロックをサンプリング周期発生カウンタ１２が分周
して発生する。この分周されたサンプリング周期信号（
以下、「サンプリングパルス」と言う、）は、例えば上
記タイミング制御部１０を介してＡ／Ｄコンバータ１と
アドレス発生カウンタ１４に与えられる。

これにより、Ａ／Ｄコンバータ１は被測定入力信号のデ
ィジタル変換を開始し、そのデータを例えばトリガ発生
部１３と、入力ゲート２ｂを介してＲＡＭ２ａに加える
。また、アドレス発生カウンタ１４はこのサンプリング
パルスをカウントして書き込みアドレスを発生し、例え
ばその所定上位ビットはバンク制御部１５を介してアド
レス切換部１６へ加えられ、他の下位ビットは直接的に
アドレス切換部１６へ加えられるようになっている。

バンク制御部１５は例えばアドレス発生カウンタ１４が
出力するアドレスの上位ビットとＣＰＵ４からの制御信
号とを組み合せ、ＲＡ　Ｍ　２　ａに対するコントロー
ラ３側からの書き込みアドレス領域を複数に分割すると
ともに、使用する領域が選択できるようにするものであ
る。

アドレス切換部１６は、ＲＡ　Ｍ　２　ａに加わるコン
トローラ側からの書き込みアドレスとＣＰＵ側がらの読
み出しアドレスを切り換えるもので、例えばコントロー
ラ側が書き込む瞬間のみコントローラ側のアドレスとな
り、それ以外はＣＰＵ４例のアドレスが加わるようにす
る。切換制御部１７は例えばＲＡ　Ｍ　２　ａへの書き
込み、読み出しに必要な制御信号の切換回路であって、
コントローラ側が書き込むときにはＣＰＵ４からの制御
信号が加わらないようにする。

タイミング制御部ｌＯとＣＰＵ４間では例えばスタート
のほか前記したようにＷＡ　Ｉ　Ｔ、書き込み終了、の
３つの信号がやりとりされるようになっている。ｒスタ
ート」はＣＰＵ４からコントローラ３側へ書き込み動作
の開始を指示する信号で、「書き込み終わり」はコント
ローラ３側から書き込みが終わってその動作が停止した
ことをＣＰＵ４に知らせる信号である。ｒＷＡＩＴＪは
コントローラ３側がＲＡＭ２ａをアクセスするときに出
力され、ＣＰＵ４のＷＡＩＴ端子に入力される。このｒ
ＷＡ　Ｉ　ＴＪ倍信号発せられている間はＣＰＵ４のＲ
ＡＭ２ａに対するアクセスがそのまま待ち状態となる。

この実施例においては、コントローラ３側がＲＡＭ２ａ
をアクセスする期間（ＣＰ　Ｕ　４の待ち状態期間）は
例えば第３図に示されるように書き込み周期（サンプリ
ング周期）内の一部とし、それ以外の期間ではＣＰＵ４
がＲＡＭ２ａをアクセスできるようになっている。

メモリ２内の人、出力ゲート２ｂ及び２ｃは書き込みデ
ータと読み出しデータの衝突を防止するためのもので、
例えばデータの書き込み時には入力ゲート２ｂがオンで
出力ゲート２ｃはオフとなり、データの読み出し時には
入力ゲート２ｂはオフで出力ゲート２ｃがオンとなるよ
うにされている。この２つのゲート２ｂ、２ｃのオン、
オフ動作は、例えば制御切換部１７により上記アドレス
切り換えと連動的に制御されるようになついる。

上記トリガ発生部１３はＡ／Ｄコンバータ１の出力デー
タをあらかじめ設定されたトリガレベル値と比較し、そ
の大小によりトリガ信号を送出する。

書き込みデータカウンタ１８は例えば第４図に示される
ようにトリガ信号が発せられてから以降のデータ書き込
み数を決めるカウンタで、所望の数がプリセットされる
ようになついる。トリガ信号が発せられると同カウンタ
１８がスタートして例えばその時点以降のデータ書き込
み数をカラトンアップし、カウント数が所定値に達する
とそれを知らせる信号をタイミング制御部ｌＯへ送出す
るようになっている。タイミング制御部ｌＯはこの信号
を受けるとコントローラ３側の書き込み動作を停止させ
、ＣＰＵ４へ上記書き込み終わり信号を送出する。ＣＰ
Ｕ４はこの書き込み終わり信号が入力すると書き込み可
能な他のメモリ領域を探し、その領域に切り換えるため
の上記メモリ制御信号をバンク制御部１５へ送出すると
ともに、タイミング制御部ｌＯへスタート信号を発して
コントローラ３偏におけるデータの書き込み“動作を再
開させるようになっている。

ここで、第５図を併せて参照しながら上記ＲＡＭ　２　
ａに対する書き込み領域の分割について更に説明する。

同図は例えばＲＡＭ２ａに８にバイトのメモリを用い、
その番地をＡ０〜Ａ１□の１３ビット出力を有するアド
レスカウンタで走査する例である。

いま、上記メモリの書き込み領域を均等に２分割して０
番領域及び１番領域とすると、この２つの領域の最小番
地０（０１４）及び４０９６（１００ＯＨ）ではＡ工、
以下の各ビットがともに「０」で、最大番地４０９５（
ＦＦＦＨ）及び８１９１（ＩＦＦＦ、　）ではともに「
１」であり、２つの領域に共通の値となる。よって、Ａ
　ｚ　１以下の走査ビットが０番領域の番地となるか１
番領域の番地となるかは、最上位ビットＡ１□が「ｏ」
であるか「１」であるかによって決まる。

メモリの書き込み領域を４分割した場合も同様であって
、０番領域ないし３番領域においてＡ工。

以下のビットは共通の値となり、どの領域の番地を指す
かは上位２ビツトＡ１□とＡ１□の値が「０」となるか
「１」となるかによって定まる。

この実施例においては、書き込み領域を２分割する場合
には例えばバンク制御部１５がアドレス発生カウンタ１
４の最上位ビット出力Ａ工、とＣＰＵ４のメモリ制御信
号とによりその値を「０」又は「１」に固定した信号Ａ
Ｂ１□を形成し、それを最上位ビットとしてアドレス切
換部１６へ送出するようになっている。

また、書き込み領域を４分割する場合にはバンク制御部
１５が例えば上記ＣＰＵ４のメモリ制御信号からその値
を各々ｒＱＪ又は「１」に固定した２つの信号ＡＢ１□
とＡＢ工□を形成し、これを上位２ビツトとしてアドレ
ス切換部１６へ送出する。

第６図にはバンク制御部１５の実施例が示されているが
、同図（Ａ）はその構成の一例であって１５ａ及び１５
ｂはそれぞれ内部に論理素子などを含むデータセレクタ
、Ａ工２およびＡ工、はアドレス発生カウンタ１４から
加わる上位２ビツトの信号、ＰＡ、。

ＰＡ、、及びＰＢｌ、ＰＢ、はＣＰＵ４からのメモリ制
御信号、ＡＢＢ１０びＡＢ□、はバンク制御部１５から
送出される上位２ビツトのアドレス信号である。

第６図（Ｂ）はバンク制御部１５の人、出力信号と書き
込み領域選択との対応関係を示し、（イ）は分割しない
場合、（ロ）、（ハ）は２分割した場合、（ニ）〜（ト
）は４分割した場合の例である。同図を参照すると、出
力として最上位ビットもしくは上位２ビツトを固定する
ことにより、それに対応した書き込み領域が選択される
ことがわかる。

第７図にはＲＡ　Ｍ　２　ａの書き込み領域を４分割し
、０番領域から３番領域へ順にデータの書き込みとその
読み出しを行う例が示されている。

まず、ＣＰＵ４が全体の動作条件を設定した後スタート
信号を出力し、コントローラ３の書き込み動作をスター
トさせる。この場合、ＣＰＵ４からバンク制御部１５に
加わる制御信号（ＰＡよ。

ＰＡ、、ＦＢ□、ＰＢ、）の値は上記第６図（Ｂ）の（
ト）に示すとおりで、バンク制御部１５から出力する上
位２ビツト（Ａ　Ｂｘｚ　−Ａ　Ｂ　１１）の値も同図
（Ｂ）に示すように０，０となる。

コントローラ３はサンプリング周期ごとに１つのデータ
を０番領域のＯ番地から書き込んでいき、アドレスはデ
ータの書き込みごとにカウントアツプされる８なおｌ初
にデータ書き込みがなされるこの０番領域にはそれ以前
に書き込まれたデータが無いので、トリガがかからない
限りＣＰＵ４の読み出しは待ち状態となる。これを第７
図（イ）に示す。

０番領域の最終番地にデータ書き込みが終わるとアドレ
ス発生カウンタ１４のＡ□。以下のビットは「０」に戻
り、バンク制御部１５からは上記初回の書き込みのとき
と同様に上位２ビツトに対応するビットＡＢ、、、ＡＢ
工、として「Ｏ」、「０」が出力される。これにより、
０番領域においてその最初の番地から最終番地までデー
タの書き込みが繰り返し行われる。

次に、トリガがかかった場合の動作例を説明する０例え
ば第７図（ロ）に示すようにコントローラ３側で０番領
域へデータ書き込み中Ａ時点でトリガがかかり、Ｂ時点
で所定数のデータ書き込みが終わったとするとこの時点
で書き込みを停止し、ＣＰＵ４へ書き込み終わり信号を
送出する。

ＣＰＵ４はこの書き込み終わり信号を受けると例えば空
き領域となっている１番領域を次の書き込み領域となし
、コントローラ３側へ上記第６図（Ｂ）の（へ）に示す
制御信号（０，Ｏ，０，１）とスタート信号（第２図）
を送出する。

コントローラ３側では、ＣＰＵ４からの上記制御信号に
よりバンク制御部１５の上位２ビツト（ＡＢ１□、ＡＢ
□、）が同第６図（百）の（へ）に示すように０．１と
なり、１番領域が書き込み領域に選択される。また、Ｃ
ＰＵ４からのスタート信号により上記第７図（ロ）のＢ
時点以降における入力データが同図（ハ）に示すように
１番領域へ順次書き込まれる。

この場合、同図（ロ）の０番領域における書き込みデー
タ（０−Ｂ時点間）は、上記第３図で説明したようにＣ
ＰＵ４がコントローラ側の書き込み期間以外の期間を利
用して同第７図（ニ）に示すように逐次読み出し、プリ
ンタ等に出力する。

また、１番領域でデータ書き込み中に再びトリガがかか
った場合には、図示しないが所定数のデータを書き込ん
だ後の入力データは例えば２番領域が空き領域であれば
２番領域に書き込まれ、２番領域にデータが書き込まれ
ていて３番領域が空き領域となっていれば３番領域に書
き込まれる。

なお、１番領域においてトリガに関連した書き込みデー
タは、２番もしくは３番の空き領域へそれ以後のデータ
が書き込まれるとき上記０番領域の場合と同様にＣＰＵ
４により読み出される。

第８図には、例えばＲＡＭ２ａを２つのメモリ領域に分
割したときの入力データの書き込みと、その中のトリガ
関連データの読み呂しとをＣＰＵで制御する場合の流れ
線図の一例が示されている。

この図において、分割したメモリ領域を「バンク」と称
することにする。

上記の実施例においてはＲＡＭに対してコントローラと
ＣＰＵの同時アクセスによる不都合を防止するためＣＰ
ＵにＷＡＩＴをかけているが、その代わりに割り込みを
利用し割り込み中は他方がアクセスしないようにしても
よい、ちなみに、第９図（Ａ）及びＣＢ）には例えばＲ
ＡＭを４分割し。

割り込みを利用した制御の一例が示されている。

なお、スピードが要求されない場合にはソフトウェアに
よりコントローラが書き込み中でないことを確認してか
らデータ読み出しをしてもよい。

［効　　果］ 以上、詳細に説明したように、この発明においては１つ
のメモリを複数の領域に分割して被測定入力信号の波形
データを所望の空き領域に書き込むととも”に、先に書
き込んだ領域から順にそのトリガ関連データを上記波形
データの書き込みと並行的に読み出し、プリンタ等に記
録させるようになついる。

したがって、データの読み出し中であっても入力信号の
新しいデータを連続的にメモリへ収集することができ、
データの欠落などが無くなり波形解析に極めて好適であ
る。

【図面の簡単な説明】

添付図面はこの発明による波形記録計の実施例に係り、
第１図はその全体構成を示すブロック線図、第２図はコ
ントローラの要部構成を示すブロック線図、第３図はデ
ータ書き込みと読み出しのタイミング説明図、第４図は
トリガの説明図、第５図はメモリ領域分割の説明図、第
６図（Ａ）はバンク制御部の構成を示すブロック線図、
第６ｖ１（Ｂ）はバンク制御部の人、出力データと書き
込み領域選択の関連説明図、第７図は４分割領域におけ
るデータ書き込みとその読み出しの動作説明図。 第８図ないし第９図（Ａ）、（Ｂ）はデータ書き込み及
びその読み出しをソフトウェアにて制御する場合の一例
を示すフローチャートである。 図中、１はＡ／Ｄコンバータ、２はメモリ、３はコント
ローラ、４はＣＰＵ、５はプリンタ、　１Ｇはタイミン
グ制御部、１４はアドレス発生カウンタ、１５はバンク
制御部、１６はアドレス切換部、１７は制御切換部であ
る。

Claims (1)

【特許請求の範囲】
1. （１）被測定入力信号のディジタル変換データをコント
   ローラにてメモリに書き込み、同メモリからトリガにて
   指定された所定数のデータをＣＰＵにより読み出してプ
   リンタに加えその波形を記録させる波形記録計において
   、 上記コントローラには、上記メモリを複数の書き込み可
   能領域に分割し、かつ、上記波形データの書き込み領域
   を選択可能とするメモリ領域分割手段と、 上記トリガに関連するデータをその書き込み領域から読
   み出す上記ＣＰＵのアドレスと、上記トリガにて指定さ
   れた所定数のデータの後から入力する非トリガ波形デー
   タを上記分割された他の空き領域へ書き込む上記コント
   ローラのアドレスを所定のタイミングで交互に切り換え
   るアドレス切換手段とを備えていることを特徴とする波
   形記録計。