JPH0472672A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタメモリおよびその製造方法に
関するものである。

〔従来の技術〕

最近、電気的に書込み、消去、読出しが可能なＥ２ＦＲ
ＯＭ等のメモリとして、メモリトランジスタとこのメモ
リトランジスタを選択するための選択トランジスタとを
薄膜トランジスタとした薄膜トランジスタメモリが考え
られている。

この薄膜トランジスタメモリとしては、従来、ガラス等
からなる絶縁性基板の上に、メモリ用の薄膜トランジス
タ（以下メモリトランジスタという）と選択用の薄膜ト
ランジスタ（以下選択トランジスタという）とを隣接さ
せて形成し、このメモリトランジスタと選択トランジス
タとを、その一方のソース電極と他方のドレイン電極と
を接続する接続配線を介して直列に接続してトランジス
タメモリを構成したものが知られている。なお、メモリ
トランジスタと選択トランジスタとは、例えば、半導体
層と、ソース、ドレイン電極と、ゲート絶縁膜と、ゲー
ト電極とを積層したコブラナー型の薄膜トランジスタと
されており、メモリトランジスタのゲート絶縁膜は電荷
蓄積機能をもつメモリ性絶縁膜で形成され、選択トラン
ジスタのゲート絶縁膜は電荷蓄積機能のない絶縁膜で形
成されている。

〔発明が解決しようとする課題〕

しかしながら、前記従来の薄膜トランジスタメモリは、
基板上にメモリトランジスタと選択トランジスタとを隣
接させて形成して、このメモリトランジスタと選択トラ
ンジスタとを接続配線により直列に接続したものである
ため、メモリトランジスタと選択トランジスタとで構成
されるトランジスタメモリの面積が大きく、したがって
このトランジスタメモリを縦横に配列して構成されるメ
モリマトリックスの集積度を上げることが難しいという
問題をもっていた。

本発明はこのような実情にかんがみてなされたものであ
って、その目的とするところは、メモリトランジスタと
選択トランジスタとで構成されるトランジスタメモリの
面積を小さくして集積度を上げることができる薄膜トラ
ンジスタメモリを提供するとともに、あわせてその製造
方法を提供することにある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、 絶縁性基板上に形成された半導体層と、この半導体層の
両側部の上に形成されたソース、ドレイン電極と、前記
半導体層の一部分の上に形成された少なくとも前記半導
体層との界面部分に電荷蓄積機能をもつメモリトランジ
スタ用ゲート絶縁膜と、このメモリトランジスタ用ゲー
ト絶縁膜の上にこれと同一形状に形成された下部ゲート
電極と、この下部ゲート電極および前記半導体層を覆う
電荷蓄積機能のない選択トランジスタ用ゲート絶縁膜と
、この選択トランジスタ用ゲート絶縁膜の上に前記半導
体層の少なくともソース、ドレイン電極間の領域全体に
対向させて形成された上部ゲート電極とを備え、 前記半導体層と前記ソース、ドレイン電極と前記メモリ
トランジスタ用ゲート絶縁膜と下部ゲート電極とでメモ
リトランジスタを構成し、前記半導体層と前記ソース、
ドレイン電極と前記選択トランジスタ用ゲート絶縁膜と
前記上部ゲート電極とで選択トランジスタを構成したこ
とを特徴とするものである。

また、本発明の薄膜トランジスタメモリの製造方法は、 絶縁性基板上に半導体層を形成する工程と、前記半導体
層の両側部の上にソース、ドレイン電極ソース、ドレイ
ン電極を形成する工程と、前記基板上に、少なくとも前
記半導体層との界面部分に電荷蓄積機能をもつメモリト
ランジスタ用ゲート絶縁膜と下部ゲート電極用金属膜と
を順次堆積させ、前記金属膜とメモリトランジスタ用ゲ
ート絶縁膜とを前記半導体層の一部分に対応する形状に
パターニングする工程と、 前記下部ゲート電極および前記半導体層の上に電荷蓄積
機能のない選択トランジスタ用ゲート絶縁膜を堆積させ
る工程と、 前記選択トランジスタ用ゲート絶縁膜の上に前記半導体
層の少なくともソース、ドレイン電極間の領域全体に対
向する上部ゲート電極を形成する工程と、 からなることを特徴とするものである。

〔作用〕

すなわち、本発明の薄膜トランジスタメモリは、１つの
薄膜トランジスタに、半導体層の少なくともソース、ド
レイン電極間の領域全体に対向する上部ゲート電極と、
この上部ゲート電極と前記半導体層との間に設けられて
前記半導体層の一部分に対向する下部ゲート電極との２
つのゲート電極を設けるとともに、前記下部ゲート電極
は、前記半導体層の一部分の上に設けた少なくとも半導
体層との界面部分に電荷蓄積機能をもつメモリトランジ
スタ用ゲート絶縁膜の上にこれと同一形状に形成し、前
記上部ゲート電極は、前記下部ゲート電極を覆って半導
体層の上に積層した電荷蓄積機能のない選択トランジス
タ用ゲート絶縁膜の上に形成することにより、１つの薄
膜トランジスタの中に、前記半導体層とソース、ドレイ
ン電極とを共用するメモリトランジスタと選択トランジ
スタとを前記半導体層において直列に接続した状態で形
成したものである。

そして、この薄膜トランジスタメモリにおいては、前記
半導体層のうち、下部ゲート電極が対向している部分が
メモリトランジスタのチャンネル領域となり、前記下部
ゲート電極は対向せず上部ゲート電極のみが対向してい
る部分が選択トランジスタのチャンネル領域となるから
、上部ゲート電極へのゲート電圧の印加により選択トラ
ンジスタが動作し、下部ゲート電極へのゲート電圧の印
加によりメモリトランジスタが動作する。また、前記メ
モリトランジスタのチャンネル領域と選択トランジスタ
のチャンネル領域とは、前記下部ゲート電極の側縁に対
応する部分において互いにっなかった状態で形成される
。

しかも、この薄膜トランジスタメモリでは、メモリトラ
ンジスタのゲート電極である下部ゲート電極か、選択ト
ランジスタのゲート電極である上部ゲート電極から半導
体層に印加されるゲート電圧を遮蔽する電極としても作
用するため、前記上部ゲート電極に印加されるゲート電
圧の影響でメモリトランジスタが誤動作することはない
。

また、本発明の薄膜トランジスタメモリの製造方法は、
絶縁性基板上に半導体層を形成し、この半導体層の両側
部の上にソース、ドレイン電極を形成した後、その上に
電荷蓄積機能をもつメモリトランジスタ用ゲート絶縁膜
と下部ゲート電極用金属膜とを順次堆積させてこの金属
膜およびメモリトランジスタ用ゲート絶縁膜を半導体層
の一部分に対応する形状にパターニングすることにより
、メモリトランジスタを構成するメモリトランジスタ用
ゲート絶縁膜と下部ゲート電極とを同時に形成し、この
後、前記下部ゲート電極および半導体層の上に電荷蓄積
機能のない選択トランジスタ用ゲート絶縁膜を堆積させ
てその上に上部ゲート電極を形成することで、前記本発
明の薄膜トランジスタを製造するものである。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第３図は本発明の第１の実施例を示したもので
、第１図は薄膜トランジスタメモリの断面図である。

この薄膜トランジスタメモリの構造を説明すると、図中
１はガラス等からなる絶縁性基板であり、この基板１上
には、ｉ型アモルファスアスクコン（ｉ−ａ−Ｓｉ）か
らなる半導体層２が所定の形状に形成されている。なお
、この半導体層２の層厚は１０００人である。そして、
この半導体層２の両側部の上には、ｎ型アモルファス・
シリコン（ｎ”−ａ−Ｓｌ）からなるオーミックコンタ
クト層３を介して、ソース、ドレイン電極Ｓ、Ｄが形成
されている。なお、このソース、ドレイン電極Ｓ、Ｄの
ライン部（図示せず）は前記基板１上に形成されており
、前記オーミックコンタクト層３は、このライン部の下
にもその全長にわたって形成されている。また、前記半
導体層２の中央部の上には、メモリトランジスタ用ゲー
ト絶縁膜４が設けられている。このメモリトランジスタ
用ゲート絶縁膜４は、電荷蓄積機能をもつメモリ性絶縁
膜４が設けられており、このメモリ性絶縁膜４は、半導
体層２の上に形成された膜厚１００人のメモリ膜４ａと
、その上に積層された膜厚９００人の耐圧膜４ｂとから
なる二層膜とされており、このメモリ膜４ａと耐圧膜４
ｂとは同一形状に形成されている。このメモリ膜４ａと
耐圧膜４ｂは、いずれも窒化シリコン（ＳＩＮ）膜とさ
れており、耐圧膜４ｂは、シリコン原子Ｓｉと窒素原子
Ｎとの組成比（Ｓｉ　／Ｎ）を化学量論比と同程度にし
た電荷蓄積機能のない窒化シリコンで形成され、メモリ
膜４は、シリコン原子量を化学量論比より多くして電荷
蓄積機能をもたせた窒化シリコンで形成されている。な
お、このメモリ膜４ａと耐圧膜４ｂとからなる下部ゲー
ト電極４は、図上左右方向の幅がソース、ドレイン電極
Ｓ、Ｄ間の間隔のほぼ１／３で、図上紙面表裏方向の幅
が半導体層２の幅とほぼ等しい面積に形成されている。

また、メモリトランジスタ用ゲート絶縁膜４の上には、
これと同一形状の下部ゲート電極Ｇ１が形成されており
、そのライン部（図示せず）は、基板１上に配線されて
いる。なお、前記メモリトランジスタ用ゲート絶縁膜４
は、下部ゲ、−ト電極Ｇ１のライン部の下にもその全長
にわたって形成されている。５は前記下部ゲート電極Ｇ
、とそのライン部および半導体層２を覆って基板１上に
形成された選択トランジスタ用ゲート絶縁膜であり、こ
の選択トランジスタ用ゲート絶縁膜５は、電荷蓄積機能
のない窒化シリコンで形成されている。この選択トラン
ジスタ用ゲート絶縁膜５の膜厚は２０００人である。そ
して、この選択トランジスタ用ゲート絶縁膜５の上には
、前記半導体層２の少なくともソース、ドレイン電極Ｓ
、Ｄ間の領域全体に対向させて上部ゲート電極Ｇ２とそ
のライン部（図示せず）が形成されている。なお、この
実施例では、上部ゲート電極Ｇ２を、前記半導体層２よ
り若干小さく、かつ両側縁がソース電極Ｓおよびドレイ
ン電極りの中央部に対向する面積に形成している。また
、この上部ゲート電極Ｇ２のライン部は、前記下部ゲー
ト電極Ｇ１とは上下に重ならない位置に形成されている
。

そして、この実施例の薄膜トランジスタメモリの中央部
はメモリトランジスタＴ１とされ、その両側部はそれぞ
れ選択トランジスタＴ２とされており、メモリトランジ
スタＴ、は、半導体層２と、ソース、ドレイン電極Ｓ、
Ｄと、前記半導体層２との界面部分を電荷蓄積機能をも
つメモリ膜４ａとしたメモリトランジスタ用ゲート絶縁
膜５と、下部ゲート電極Ｇ、とで構成されている。また
、このメモリトランジスタＴ、の両側はそれぞれ選択ト
ランジスタＧ２とされており、この選択トランジスタＧ
２は、前記半導体層２およびソース。

ドレイン電極Ｓ、Ｄと、選択トランジスタ用ゲート絶縁
膜５と、上部ゲート電極Ｇ２とで構成されている。この
メモリトランジスタＴ、とその両側の２つの選択トラン
ジスタＴ２とは、その両方に兼用されている半導体層２
を介して直列につながっている。すなわち、前記半導体
層２のソース電極Ｓとドレイン電極りとの間の領域のう
ち、下部ゲート電極Ｇ１が対向している部分はその全域
がメモリトランジスタＴ１のチャンネル領域Ｃ１となり
、下部ゲート電極Ｇ１は対向せず上部ゲート電極Ｇ２の
みが対向している部分はその全域が選択トランジスタＴ
２のチャンネル領域Ｃ２となっており、このメモリトラ
ンジスタＴ１のチャンネル領域Ｃ１と、選択トランジス
タＴ２のチャンネル領域Ｇ２とは、下部ゲート電極Ｇ１
の側縁に対応する部分において互いにつながった状態で
形成されるため、メモリトランジスタＴ１とその両側の
２つの選択トランジスタＴ２とは、前記半導体層２のチ
ャンネル領域Ｇ、、Ｇ２を介して、良好な導通性をもっ
て直列につながっている。またメモリトランジスタＴ１
の両側の２つの選択トランジスタＴ２は、そのゲート電
極（上部ゲート電極）Ｇ２が共通の電極であるため、同
時にオン、オフ動作するようになっている。

第２図は前記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、第２図（ａ）に示すように、基板１上に半導体層
２を所定の形状に形成する。この半導体層２は、基板１
上に１型アモルファス・シリコンを１０００人の厚さに
堆積させ、このｉ型アモルファス・シリコン層をパター
ニングする方法で形成する。

次に、第２図（ｂ）に示すように、前記半導体層２の両
側部の上に、オーミックコンタクト層３とソース、ドレ
イン電極Ｓ、Ｄとを形成するとともに、同時に前記基板
１上にソース、ドレイン電極Ｓ、Ｄのライン部を形成す
る。このソース、ドレイン電極Ｓ、Ｄとそのライン部お
よびオーミックコンタクト層３は、基板１上にｎ型アモ
ルファス・シリコンとクロム等の金属とを２５０人、５
００人の厚さに順次堆積させ、このこの金属膜とｎ型ア
モルファス・シリコン層とをソース、ドレイン電極Ｓ、
Ｄおよびそのライン部の形状にパターニングする方法で
形成する。

次に、第２図（ｃ）に示すように、基板１上に、メモリ
トランジスタ用ゲート絶縁膜４となるメモリ膜（電荷蓄
積機能をもつ窒化シリコン膜）４ａと耐圧膜（電荷蓄積
機能のない窒化シリコン膜）４ｂとを１００人、９００
人の厚さに堆積させ、さらにその上にクロム等の下部ゲ
ート電極用金属膜Ｍを５００人の厚さに堆積させる。

次に、第２図（ｄ）に示すように、前記金属膜Ｍと、メ
モリ膜４ａと耐圧膜４ｂとからなるメモリトランジスタ
用ゲート絶縁膜４とを、半導体層２の中央部に対応する
形状にパターニングして、前記金属膜Ｍからなる下部ゲ
ート電極Ｇ１およびそのライン部と、これと同一形状の
メモリトランジスタ用ゲート絶縁膜４を完成する。

次に、第２図（ｅ）に示すように、前記下部ゲート電極
Ｇ１および半導体層２の上に、基板１の全面にわたって
、選択トランジスタ用ゲート絶縁膜（電荷蓄積機能のな
い窒化シリコン膜）５を２０００人の厚さに堆積させ、
次いでこの選択トランジスタ用ゲート絶縁膜５の上に、
クロム等の金属を１０００人の厚さに堆積させてこの金
属膜をパターニングする方法で上部ゲート電極Ｇ２とそ
のライン部を形成して、前述した薄膜トランジスタメモ
リを完成する。

すなわち、この実施例の薄膜トランジスタメモリは、１
つの薄膜トランジスタに、半導体層２の少なくともソー
ス、ドレイン電極Ｓ、Ｄ間の領域全体に対向する上部ゲ
ート電極Ｇ２と、この上部ゲート電極Ｇ２と半導体層２
との間に設けられて前記半導体層２の中央部に対向する
下部ゲート電極Ｇ１との２つのゲート電極を設けるとと
もに、前記下部ゲート電極Ｇ１は、半導体層２の中央部
の上に設けた、この半導体層２との界面部分に電荷蓄積
機能をもつメモリトランジスタ用ゲート絶縁膜４の上に
これと同一形状に形成し、上部ゲート電極Ｇ２は、前記
下部ゲート電極Ｇ１を覆って半導体層２の上に積層した
電荷蓄積機能のない選択トランジスタ用ゲート絶縁膜５
の上に形成することにより、１つの薄膜トランジスタの
中に、前記半導体層２とソース、ドレイン電極Ｓ、Ｄと
を共用するメモリトランジスタＴ１と選択トランジスタ
Ｔ２とを半導体層２において直列に接続した状態で形成
したものである。

この薄膜トランジスタメモリによれば、１つの薄膜トラ
ンジスタの中に、メモリトランジスタＴ１と、このメモ
リトランジスタＴ１の両側に位置する２つの選択トラン
ジスタＴ２とを形成しているから、メモリトランジスタ
Ｔ１と選択トランジスタＴ２とで構成されるトランジス
タメモリの面積を小さくして集積度を上げることができ
る。

そして、この薄膜トランジスタメモリにおいては、前記
半導体層２のうち、下部ゲート電極Ｇ１が対向している
部分がメモリトランジスタＴ１のチャンネル領域Ｃ１と
なり、前記下部ゲート電極Ｇ、は対向せず上部ゲート電
極Ｇ２のみが対向している部分が選択トランジスタＴ２
のチャンネル領域Ｃ２となるから、上部ゲート電極Ｇ２
へのゲート電圧の印加により選択トランジスタＴ２を動
作させ、下部ゲート電極ＧＩへのゲート電圧の印加によ
りメモリトランジスタＴ１を動作させることができる。

また、選択トランジスタＴ２のゲート電極である上部ゲ
ート電極Ｇ２をメモリトランジスタＴ１のゲート電極で
ある下部ゲート電極Ｇ１にラップさせて形成しているた
め、前記メモリトランジスタＴ１のチャンネル領域Ｃ１
と選択トランジスタＴ２のチャンネル領域Ｃ２とは、前
記下部ゲート電極Ｇ、の側縁に対応する部分において互
いにつながった状態で形成されるから、メモリトランジ
スタＴ１と選択トランジスタＴ２との間の導通性も良好
である。

しかも、この薄膜トランジスタメモリでは、メモリトラ
ンジスタＴ１のゲート電極である下部ゲート電極Ｇ１が
、選択トランジスタＴ２のゲート電極である下部ゲート
電極Ｇ２から半導体層２に印加されるゲート電圧を遮蔽
する電極としても作用するため、前記上部ゲート電極Ｇ
２に印加されるゲート電圧の影響でメモリトランジスタ
Ｔ１力（誤動作することはないから、１つの薄膜トラン
ジスタの中にメモリトランジスタＴ１と選択トランジス
タＴ２とを形成したものでありながら、前記メモリトラ
ンジスタＴ１を正常に動作させて安定した書込み、消去
、読出しを行なうことができる。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにして行なわれる。

すなわち、第３図は前記薄膜トランジスタメモリの等価
回路図であり、（ａ）は書込み時、（ｂ）は消去時、（
ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第３図（
ａ）に示すように、ソース電極Ｓおよびドレイン電極り
を接地（ＧＮＤ）するとともに、選択トランジスタＴ２
のゲート電極（上部ゲート電極）Ｇ２にオン電圧ＶＯＮ
を印加し、メモリトランジスタＴ１のゲート電極（下部
ゲート電極）Ｇ１に書込み電圧＋ＶＰを印加する。この
ような電圧を印加すると、２つの選択トランジスタＴ２
が同時にオンし、メモリトランジスタＴ１のゲート電極
Ｇ１と半導体層２との間にかかる書込み電圧＋ｖＰによ
り半導体層２からメモリトランジスタ用ゲート絶縁膜４
に電荷が注入されて、この電荷がメモリトランジスタ用
ゲート絶縁膜４のの半導体層２との界面（メモリ膜４ａ
）にトラップされ、メモリトランジスタＴ１が書込み状
態（オフ状態）になる。

また消去時は、第３図（ｂ）に示すように、ソース電極
Ｓおよびドレイン電極りを接地（ＧＮＤ）するとともに
、選択トランジスタＴ２のゲート電極Ｇ２にオン電圧ｖ
ｏＮを印加し、メモリトランジスタＴ１のゲート電極Ｇ
、に、書込み電圧＋ＶＰとは逆電位の消去電圧−ｖＰを
印加する。このような電圧を印加すると、２つの選択ト
ランジスタＴ２が同時にオンし、メモリトランジスタＴ
１のゲート電極Ｇ１と半導体層２との間にかかる消去電
圧−■、によりメモリ性絶縁膜４にトラップされている
電荷が半導体層２に放出されて、メモリトランジスタＴ
、が消去状態（オン状態）となる。

一方、読出し時は、第３図（ｃ）に示すように、メモリ
トランジスタＴ１のゲート電極Ｇ、とソース電極Ｓを接
地（ＧＮＤ）するとともに、選択トランジスタＴ２のゲ
ート電極Ｇ２にオン電圧ＶＯＮを印加し、ドレイン電極
りに読出し電圧Ｖ、を印加する。このような電圧を印加
すると、メモリトランジスタＴ１が消去状態（オン状態
）であれば、２つの選択トランジスタＴ２のオンよって
ドレイン電極りからソース電極Ｓに電流が流れ、またメ
モリトランジスタＴ１が書込み状態（オフ状態）であれ
ば、選択トランジスタＴ２がオンしても前記電流は流れ
ないため、ソース電極Ｓからそのライン部に流れる電流
の存無に応じた読出しデータが出力される。

なお、前記実施例の薄膜トランジスタメモリは、１つの
メモリトランジスタＴ１と２つの選択トランジスタＴ２
を備えたものであるが、本発明は、１つのメモリトラン
ジスタＴ、と１つの選択トランジスタＴ２を備えた薄膜
トランジスタメモリにも適用できる。

第４図および第５図は本発明の第２の実施例を示してお
り、第４図は薄膜トランジスタメモリの断面図、第５図
はその等価回路図である。

この実施例の薄膜トランジスタメモリは、メモリ膜４ａ
と耐圧膜４ｂとからなるメモリトランジスタ用ゲート絶
縁膜４を半導体層２のほぼ半分の面積として、このメモ
リトランジスタ用ゲート絶縁膜４を半導体層２の中央か
ら一半分の領域に対向させて形成するとともに、メモリ
トランジスタＴ、のゲート電極である下部ゲート電極Ｇ
１を前記メモリトランジスタ用ゲート絶縁膜４の上にこ
れと同一形状に形成したものである。すなわち、この実
施例の薄膜トランジスタメモリは、その−半分をメモリ
トランジスタＴ１とし、他半分を選択トランジスタＴ２
としたものである。なお、この実施例の薄膜トランジス
タメモリは、選択トランジスタＴ２を１つとしただけで
、基本的な構成は前記第１の実施例と変わらないから、
詳細な構造の説明は図に同符号を付して省略する。また
、この実施例の薄膜トランジスタメモリは、前述した製
造方法と同様な方法で製造できるし、またその書込み、
消去、読出しも、前記第１の実施例の薄膜トランジスタ
メモリと同様にして行なうことができる。

なお、この実施例では、上部ゲート電極Ｇ２を前記第１
の実施例と同じ面積に形成しているが、この上部ゲート
電極Ｇ２の有効部分は下部ゲート電極Ｇ１とラップして
いない部分であるから、この上部ゲート電極Ｇ２の下部
ゲート電極Ｇ１とラップする部分は、下部ゲート電極Ｇ
１より小さい面積としてもよく、その場合も、上部ゲー
ト電極Ｇ２の下部ゲート電極Ｇ１側の側縁を僅かでも下
部ゲート電極Ｇ、とラップさせておけば、メモリトラン
ジスタＴ１のチャンネル領域Ｃ１と選択トランジスタＴ
２のチャンネル領域Ｃ２とが互いにつながった状態で形
成されるから、メモリトランジスタＴ１と選択トランジ
スタＴ２との間の導通性を確保することができる。

また、前記実施例では、メモリトランジスタ用ゲート絶
縁膜４を、メモリ膜４ａと耐圧膜４ｂとの二層膜として
いるが、このメモリトランジスタ用ゲート絶縁膜４は、
少なくとも半導体層２との界面部分に電荷蓄積機能をも
ち、かつ十分な耐圧性をもっていればよいから、このメ
モリトランジスタ用ゲート絶縁膜４は、その全体が電荷
蓄積機能をもつ窒化シリコン等からなる単層膜としても
よい。

さらに、前記実施例では、半導体層２およびオーミック
コンタクト層３をアモルファス・シリコンで形成してい
るが、この半導体層２とオーミックコンタクト層３はポ
リ・シリコン（ｐｏｌｙ−３ｉ）で形成してもよく、こ
のように半導体層２とオーミックコンタクト層３をポリ
・シリコンで形成すれば、メモリトランジスタＴ１およ
び選択トランジスタＴ２の動作速度を速くすることがで
きる。

〔発明の効果〕

本発明の薄膜トランジスタメモリによれば、１つの薄膜
トランジスタの中にメモリトランジスタと選択トランジ
スタとを形成しているから、メモリトランジスタと選択
トランジスタとで構成されるトランジスタメモリの面積
を小さくして集積度を上げることができる。また、この
薄膜トランジスタメモリにおいては、前記半導体層のう
ち、下部ゲート電極が対向している部分がメモリトラン
ジスタのチャンネル領域となり、前記下部ゲート電極は
対向せず上部ゲート電極のみが対向している部分が選択
トランジスタのチャンネル領域となるため、上部ゲート
電極へのゲート電圧の印加により選択トランジスタを動
作させ、下部ゲート電極へのゲート電圧の印加によりメ
モリトランジスタを動作させることができるし、また、
前記メモリトランジスタのチャンネル領域と選択トラン
ジスタのチャンネル領域とは、前記上部ゲート電極の側
縁に対応する部分において互いにつながった状態で形成
されるから、メモリトランジスタと選択トランジスタと
の間の導通性も良好である。しかも、この薄膜トランジ
スタメモリでは、メモリトランジスタのゲート電極であ
る下部ゲート電極が、選択トランジスタのゲート電極で
ある上部ゲート電極から半導体層に印加されるゲート電
圧を遮蔽する電極としても作用するため、上部ゲート電
極に印加されるゲート電圧の影響でメモリトランジスタ
が誤動作することはないから、１つの薄膜トランジスタ
の中にメモリトランジスタと選択トランジスタとを形成
したものでありながら、前記メモリトランジスタを正常
に動作させて安定した書込み、消去、読出しを行なうこ
とができる。

また、本発明の薄膜トランジスタメモリの製造方法は、
絶縁性基板上に半導体層を形成し、この半導体層の両側
部の上にソース、ドレイン電極を形成した後、その上に
電荷蓄積機能をもつメモリトランジスタ用ゲート絶縁膜
と下部ゲート電極用金属膜とを順次堆積させてこの金属
膜およびメモリトランジスタ用ゲート絶縁膜を半導体層
の一部分に対応する形状にバターニングすることにより
、メモリトランジスタを構成するメモリトランジスタ用
ゲート絶縁膜と下部ゲート電極とを同時に形成し、この
後、前記下部ゲート電極および半導体層の上に電荷蓄積
機能のない選択トランジスタ用ゲート絶縁膜を堆積させ
てその上に上部ゲート電極を形成するものであるから、
前記本発明の薄膜トランジスタを容易に製造することが
できる。

【図面の簡単な説明】

第１図〜第３図は本発明の第１の実施例を示したもので
、第１図は薄膜トランジスタメモリの断面図、第２図は
薄膜トランジスタメモリの製造工程図、第３図は薄膜ト
ランジスタメモリの等価回路図である。第４図および第
５図は本発明の第２の実施例を示す薄膜トランジスタメ
モリの断面図および等価回路図である。 １・・・基板、２・・・半導体層、３・・・オーミック
コンタクト層、Ｓ・・・ソース電極、Ｄ・・・ドレイン
電極、４・・・メモリトランジスタ用ゲート絶縁膜、４
ａ・・・メモリ膜、４ｂ・・・耐圧膜、Ｇ１・・・下部
ゲート電極、５・・・選択トランジスタ用ゲート絶縁膜
、Ｇ２・・・上部ゲート電極、Ｔ１・・・メモリトラン
ジスタ、Ｃ１・・・チャンネル領域、Ｔ２・・・選択ト
ランジスタ、Ｃ２・・・チャンネル領域。 出願人　　カシオ計算機株式会社 １＋ｌ雰 −Ｉ ′Ａ１ 図 第５ 図

Claims (2)

【特許請求の範囲】
1. （１）絶縁性基板上に形成された半導体層と、この半導
   体層の両側部の上に形成されたソース、ドレイン電極と
   、前記半導体層の一部分の上に形成された少なくとも前
   記半導体層との界面部分に電荷蓄積機能をもつメモリト
   ランジスタ用ゲート絶縁膜と、このメモリトランジスタ
   用ゲート絶縁膜の上にこれと同一形状に形成された下部
   ゲート電極と、この下部ゲート電極および前記半導体層
   を覆う電荷蓄積機能のない選択トランジスタ用ゲート絶
   縁膜と、この選択トランジスタ用ゲート絶縁膜の上に前
   記半導体層の少なくともソース、ドレイン電極間の領域
   全体に対向させて形成された上部ゲート電極とを備え、 前記半導体層と前記ソース、ドレイン電極と前記メモリ
   トランジスタ用ゲート絶縁膜と下部ゲート電極とでメモ
   リトランジスタを構成し、 前記半導体層と前記ソース、ドレイン電極と前記選択ト
   ランジスタ用ゲート絶縁膜と前記上部ゲート電極とで選
   択トランジスタを構成したことを特徴とする薄膜トラン
   ジスタメモリ。
2. （２）絶縁性基板上に半導体層を形成する工程と、 前記半導体層の両側部の上にソース、ドレイン電極を形
   成する工程と、 前記基板上に、少なくとも前記半導体層との界面部分に
   電荷蓄積機能をもつメモリトランジスタ用ゲート絶縁膜
   と下部ゲート電極用金属膜とを順次堆積させ、前記金属
   膜とメモリトランジスタ用ゲート絶縁膜とを前記半導体
   層の一部分に対応する形状にパターニングする工程と、 前記下部ゲート電極および前記半導体層の上に電荷蓄積
   機能のない選択トランジスタ用ゲート絶縁膜を堆積させ
   る工程と、 前記選択トランジスタ用ゲート絶縁膜の上に前記半導体
   層の少なくともソース、ドレイン電極間の領域全体に対
   向する上部ゲート電極を形成する工程と、 からなることを特徴とする薄膜トランジスタメモリの製
   造方法。