JPH0629383A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0629383A JPH0629383A JP18122092A JP18122092A JPH0629383A JP H0629383 A JPH0629383 A JP H0629383A JP 18122092 A JP18122092 A JP 18122092A JP 18122092 A JP18122092 A JP 18122092A JP H0629383 A JPH0629383 A JP H0629383A
- Authority
- JP
- Japan
- Prior art keywords
- element isolation
- diffusion layer
- insulating film
- semiconductor device
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000002955 isolation Methods 0.000 claims abstract description 43
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 15
- 125000006850 spacer group Chemical group 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 51
- 238000005468 ion implantation Methods 0.000 abstract description 8
- 230000000694 effects Effects 0.000 abstract description 2
- 230000003068 static effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 54
- 238000000034 method Methods 0.000 description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】ドレイン拡散層周辺のｐｎ接合の接合容量およ
び接合リーク電流を低減できる半導体装置の製造方法を
提供する。 【構成】素子領域と素子分離領域を分割するためのシリ
コン窒化膜を主成分とする絶縁膜層の側面に側壁スペー
サーを形成する工程と、前記絶縁膜層と側壁スペーサー
をマスクとしてストッパ拡散層をイオン注入で形成する
工程、上記側壁スペーサーを残したまま、あるいは除去
した後、素子分離用絶縁膜を形成する工程を含むことを
特徴とする半導体装置の製造方法。 【効果】接合容量の減少により論理回路の高速化、接合
リーク電流の減少により静止時消費電力の低減が計れる
び接合リーク電流を低減できる半導体装置の製造方法を
提供する。 【構成】素子領域と素子分離領域を分割するためのシリ
コン窒化膜を主成分とする絶縁膜層の側面に側壁スペー
サーを形成する工程と、前記絶縁膜層と側壁スペーサー
をマスクとしてストッパ拡散層をイオン注入で形成する
工程、上記側壁スペーサーを残したまま、あるいは除去
した後、素子分離用絶縁膜を形成する工程を含むことを
特徴とする半導体装置の製造方法。 【効果】接合容量の減少により論理回路の高速化、接合
リーク電流の減少により静止時消費電力の低減が計れる
Description
【０００１】
【産業上の利用分野】本発明は半導体基板上に形成され
たＭＯＳ型トランジスタを含んで構成される回路におけ
る素子分離領域の形成方法に関する。
たＭＯＳ型トランジスタを含んで構成される回路におけ
る素子分離領域の形成方法に関する。
【０００２】
【従来の技術】図２は、従来のトランジスタ素子分離領
域形成方法の一例を示す工程断面図である。以下図２に
従い、従来のトランジスタ素子分離領域形成方法である
ＬＯＣＯＳ法について説明する。
域形成方法の一例を示す工程断面図である。以下図２に
従い、従来のトランジスタ素子分離領域形成方法である
ＬＯＣＯＳ法について説明する。
【０００３】図２（ａ）で、２０１はＰ型シリコン基板
であり、例えば比抵抗１０Ω・ｃｍの基板を用いる。２
０２はＰ型ウェル領域であり、例えばボロンを１Ｅ１３
ｃｍ−２イオン注入し、熱処理することにより、約６μ
ｍの深さに形成する。２０３はシリコン酸化膜であり、
シリコン基板表面の保護膜として用いる。２０４はシリ
コン窒化膜であり、この窒化膜形成部分がトランジスタ
のアクティブ領域になる。従ってシリコン窒化膜が形成
されていないところが素子分離領域となる。寄生チャン
ネル防止用のＰ型ストッパ拡散層形成のために、例えば
ボロンを３Ｅ１３ｃｍ−２イオン注入するが、前記シリ
コン窒化膜２０４をマスクとして用いる。図２（ｂ）
で、２０５はストッパ拡散層である。２０６は素子分離
用絶縁膜であり、例えば熱酸化による酸化シリコンで形
成される。ここでストッパ拡散層２０５は素子分離用絶
縁膜２０６直下に形成されている。
であり、例えば比抵抗１０Ω・ｃｍの基板を用いる。２
０２はＰ型ウェル領域であり、例えばボロンを１Ｅ１３
ｃｍ−２イオン注入し、熱処理することにより、約６μ
ｍの深さに形成する。２０３はシリコン酸化膜であり、
シリコン基板表面の保護膜として用いる。２０４はシリ
コン窒化膜であり、この窒化膜形成部分がトランジスタ
のアクティブ領域になる。従ってシリコン窒化膜が形成
されていないところが素子分離領域となる。寄生チャン
ネル防止用のＰ型ストッパ拡散層形成のために、例えば
ボロンを３Ｅ１３ｃｍ−２イオン注入するが、前記シリ
コン窒化膜２０４をマスクとして用いる。図２（ｂ）
で、２０５はストッパ拡散層である。２０６は素子分離
用絶縁膜であり、例えば熱酸化による酸化シリコンで形
成される。ここでストッパ拡散層２０５は素子分離用絶
縁膜２０６直下に形成されている。
【０００４】図２（ｃ）は、上記製造方法に基づく半導
体装置の一実施例におけるＮチャンネル型トランジスタ
の断面図である。以下図２（ｃ）に従い、従来の半導体
装置の説明をする。２０７はゲート酸化膜である。２０
８はゲート電極であり、例えばポリシリコンで形成され
る。２０９はソース、ドレイン領域であり、例えばリン
を４Ｅ１５ｃｍ−２イオン注入して形成するＮ型高濃度
拡散層である。Ｎ型高濃度拡散層２０９はゲート電極２
０８と素子分離用絶縁膜２０６をマスクとしたイオン注
入により形成されること、また、Ｎ型高濃度拡散層２０
９を構成するリンがシリコン中での拡散係数が高いこと
から、素子分離用絶縁膜２０６直下に形成されたストッ
パ拡散層２０５と接していた。
体装置の一実施例におけるＮチャンネル型トランジスタ
の断面図である。以下図２（ｃ）に従い、従来の半導体
装置の説明をする。２０７はゲート酸化膜である。２０
８はゲート電極であり、例えばポリシリコンで形成され
る。２０９はソース、ドレイン領域であり、例えばリン
を４Ｅ１５ｃｍ−２イオン注入して形成するＮ型高濃度
拡散層である。Ｎ型高濃度拡散層２０９はゲート電極２
０８と素子分離用絶縁膜２０６をマスクとしたイオン注
入により形成されること、また、Ｎ型高濃度拡散層２０
９を構成するリンがシリコン中での拡散係数が高いこと
から、素子分離用絶縁膜２０６直下に形成されたストッ
パ拡散層２０５と接していた。
【０００５】
【発明が解決しようとする課題】従来の素子分離形成方
法によれば、Ｎチャンネル型トランジスタのドレイン拡
散層とＰ型ストッパ拡散層が接触している。この接触部
分でｐｎ接合が形成されるが、ドレイン拡散層に電圧印
加した場合に、高濃度の拡散層同士の接合であるために
空乏層が広がりにくく、前記のｐｎ接合間で容量が増
え、論理回路を構成した場合に充電時間が長くなり、す
なわち動作速度が遅くなる。また、接合リーク電流も高
くなり、静止時消費電力が増えてしまうという課題を有
する。
法によれば、Ｎチャンネル型トランジスタのドレイン拡
散層とＰ型ストッパ拡散層が接触している。この接触部
分でｐｎ接合が形成されるが、ドレイン拡散層に電圧印
加した場合に、高濃度の拡散層同士の接合であるために
空乏層が広がりにくく、前記のｐｎ接合間で容量が増
え、論理回路を構成した場合に充電時間が長くなり、す
なわち動作速度が遅くなる。また、接合リーク電流も高
くなり、静止時消費電力が増えてしまうという課題を有
する。
【０００６】
【課題を解決するための手段】本発明のＭＯＳ型トラン
ジスタの素子分離領域形成方法は、従来Ｐ型ストッパ拡
散層形成時のイオン注入、あるいは素子分離用絶縁膜形
成の際にマスクとして用いるシリコン窒化膜の側面に、
側壁スペーサー（以下サイドウォールと記す）を形成
し、前記シリコン窒化膜とサイドウォールをマスクとし
てストッパ拡散層をイオン注入で形成し、サイドウォー
ルをつけたまま、あるいはサイドウォールを除去した
後、素子分離用絶縁膜を形成することにより、素子分離
用絶縁膜の形成される面積よりストッパ拡散層の形成さ
れる面積が縮小し、ＭＯＳ型トランジスタのドレイン拡
散層と前記ストッパ拡散層が接触しなくなることを特徴
とする。
ジスタの素子分離領域形成方法は、従来Ｐ型ストッパ拡
散層形成時のイオン注入、あるいは素子分離用絶縁膜形
成の際にマスクとして用いるシリコン窒化膜の側面に、
側壁スペーサー（以下サイドウォールと記す）を形成
し、前記シリコン窒化膜とサイドウォールをマスクとし
てストッパ拡散層をイオン注入で形成し、サイドウォー
ルをつけたまま、あるいはサイドウォールを除去した
後、素子分離用絶縁膜を形成することにより、素子分離
用絶縁膜の形成される面積よりストッパ拡散層の形成さ
れる面積が縮小し、ＭＯＳ型トランジスタのドレイン拡
散層と前記ストッパ拡散層が接触しなくなることを特徴
とする。
【０００７】
【実施例】図１は、本発明による半導体装置の製造方法
の一例を示す工程断面図である。以下図１に従い、本発
明の主旨であるトランジスタ素子分離領域形成方法に重
点をおき、特にＮチャンネル型トランジスタの製造方法
について説明する。
の一例を示す工程断面図である。以下図１に従い、本発
明の主旨であるトランジスタ素子分離領域形成方法に重
点をおき、特にＮチャンネル型トランジスタの製造方法
について説明する。
【０００８】図１（ａ）は従来工程図２（ａ）より続く
工程断面図である。１０５はシリコン酸化膜であり、例
えば化学気相成長法によりシリコン基板上に堆積させ
る。図１（ｂ）でシリコン酸化膜１０５をドライエッチ
ングすると、エッチングの異方性により、シリコン窒化
膜１０４の側面にのみシリコン酸化膜１０５がサイドウ
ォール１０６として残る。前記サイドウォール１０６の
形成が本発明の特徴である。図１（ｃ）で寄生チャンネ
ル防止用のストッパ拡散層１０７は、例えばボロンを５
Ｅ１３ｃｍ−２イオン注入することにより形成される
が、前記シリコン窒化膜１０４と前記サイドウォール１
０６部分の下のシリコン基板にはイオン注入されないこ
とから、従来技術と比較して、ストッパ拡散層１０７の
形成される面積が前記サイドウォール１０６の面積分だ
け縮小される。ストッパ拡散層１０７形成後、前記サイ
ドウォール１０６はエッチングにより除去する。
工程断面図である。１０５はシリコン酸化膜であり、例
えば化学気相成長法によりシリコン基板上に堆積させ
る。図１（ｂ）でシリコン酸化膜１０５をドライエッチ
ングすると、エッチングの異方性により、シリコン窒化
膜１０４の側面にのみシリコン酸化膜１０５がサイドウ
ォール１０６として残る。前記サイドウォール１０６の
形成が本発明の特徴である。図１（ｃ）で寄生チャンネ
ル防止用のストッパ拡散層１０７は、例えばボロンを５
Ｅ１３ｃｍ−２イオン注入することにより形成される
が、前記シリコン窒化膜１０４と前記サイドウォール１
０６部分の下のシリコン基板にはイオン注入されないこ
とから、従来技術と比較して、ストッパ拡散層１０７の
形成される面積が前記サイドウォール１０６の面積分だ
け縮小される。ストッパ拡散層１０７形成後、前記サイ
ドウォール１０６はエッチングにより除去する。
【０００９】以後の工程は従来のＭＯＳ型トランジスタ
の製造方法と同じである。図１（ｄ）で、素子分離用絶
縁膜１０８を例えば従来技術のＬＯＣＯＳ法により形成
する。シリコン窒化膜１０４とシリコン表面酸化膜１０
３をエッチングにより除去し、図１（ｅ）でゲート酸化
膜１１０を、例えば熱酸化法によりｗｅｔＯ２中で形成
する。ゲート電極形成のためのポリシリコン１１１を、
例えば化学気相成長法でゲート酸化膜上に堆積する。従
来技術のフォト工程を用いて前記ポリシリコン１１１と
ゲート酸化膜１１０をエッチングし、図３（ｆ）で、ゲ
ート電極１１２とゲート酸化膜１１０を形成する。ソー
ス、ドレインとなるＮ型高濃度拡散層１１３は、例えば
リンを５Ｅ１５ｃｍ−２イオン注入することにより形成
する。図１（ｇ）は、本発明の製造方法の一実施例に基
づく半導体装置のＮチャンネル型トランジスタの断面図
である。層間絶縁膜１１４は、配線電極１１５とゲート
電極１１２を分離するものであり、例えば酸化シリコン
を化学的気相成長法により形成する。配線電極１１５
は、例えばＡｌをスパッタ法により形成する。
の製造方法と同じである。図１（ｄ）で、素子分離用絶
縁膜１０８を例えば従来技術のＬＯＣＯＳ法により形成
する。シリコン窒化膜１０４とシリコン表面酸化膜１０
３をエッチングにより除去し、図１（ｅ）でゲート酸化
膜１１０を、例えば熱酸化法によりｗｅｔＯ２中で形成
する。ゲート電極形成のためのポリシリコン１１１を、
例えば化学気相成長法でゲート酸化膜上に堆積する。従
来技術のフォト工程を用いて前記ポリシリコン１１１と
ゲート酸化膜１１０をエッチングし、図３（ｆ）で、ゲ
ート電極１１２とゲート酸化膜１１０を形成する。ソー
ス、ドレインとなるＮ型高濃度拡散層１１３は、例えば
リンを５Ｅ１５ｃｍ−２イオン注入することにより形成
する。図１（ｇ）は、本発明の製造方法の一実施例に基
づく半導体装置のＮチャンネル型トランジスタの断面図
である。層間絶縁膜１１４は、配線電極１１５とゲート
電極１１２を分離するものであり、例えば酸化シリコン
を化学的気相成長法により形成する。配線電極１１５
は、例えばＡｌをスパッタ法により形成する。
【００１０】さて、本発明の素子分離領域形成方法の特
徴として、素子分離用絶縁膜１０８の面積を変えること
なく、ストッパ拡散層１０７の面積を縮小でき、かつサ
イドウォール１０６の幅を図１（ｂ）に図示するよう
に、サイドウォール１０６の幅を１２０とすると、サイ
ドウォール幅１２０はシリコン酸化膜１０５の膜厚に応
じて変化するため、任意にストッパ拡散層１０７を縮小
できる点にある。
徴として、素子分離用絶縁膜１０８の面積を変えること
なく、ストッパ拡散層１０７の面積を縮小でき、かつサ
イドウォール１０６の幅を図１（ｂ）に図示するよう
に、サイドウォール１０６の幅を１２０とすると、サイ
ドウォール幅１２０はシリコン酸化膜１０５の膜厚に応
じて変化するため、任意にストッパ拡散層１０７を縮小
できる点にある。
【００１１】また、本発明の素子分離領域形成方法を用
いた半導体装置では、トランジスタのソース、ドレイン
となる高濃度拡散層１１３はゲート電極１１２及び素子
分離用絶縁膜１０８をマスクとして、例えばリンのイオ
ン注入により形成されるが、リンはシリコン中で拡散係
数が高く、イオン注入後のリン活性化のための熱処理工
程により拡散し、高濃度拡散層１１３は、素子分離用絶
縁膜１０８下にわずかに潜り込む。一方、ストッパ拡散
層１０７は素子分離用絶縁膜１０８の面積より前記サイ
ドウォール１０６の面積分だけ縮小されている。従っ
て、図１（ｇ）に示すようにストッパ拡散層１０７と高
濃度拡散層１１３が、従来構造では図２（ｃ）に示すよ
うに接しているのとは異なり、本発明では間隔１２１を
もつ。間隔１２１は、高濃度拡散層１１３が素子分離用
絶縁膜１０８下に潜り込む分だけ、前記サイドウォール
幅１２０より短くなる。このことにより、本発明のトラ
ンジスタのドレイン高濃度拡散層１１３は、低濃度のウ
ェル領域１０２とｐｎ接合を形成する。従来技術ではド
レイン高濃度拡散層２０９が高濃度のストッパ拡散層２
０５とｐｎ接合を形成していた。ドレイン高濃度拡散層
１１３に電圧を印加した場合、ｐｎ接合で生じる空乏層
は低濃度ほどひろがりやすいため、本発明でのウェル領
域１０２側での空乏層が、従来のストッパ拡散層２０５
側での空乏層より広がる。このため、本発明の製造方法
による半導体装置では接合容量と接合リーク電流が従来
と比較して減少するというメリットがある。例えば、Ｎ
型ドレイン高濃度拡散層１１３の不純物濃度を２Ｅ２０
ｃｍとし、Ｐ型ストッパ拡散層１０７不純物濃度を２Ｅ
１７ｃｍ、Ｐ型ウェル領域１０２の不純物濃度を５Ｅ１
６ｃｍとした場合に、従来技術によるＮチャンネル型ト
ランジスタではドレイン２０９とストッパ拡散層２０５
にできるジャンクションの最大空乏層幅が０.１１μｍ
となるのに対し、本発明によるＮチャンネル型トランジ
スタではドレイン１１３とウェル領域１０２にできるジ
ャンクションの最大空乏層幅が０.２３μｍと約２倍と
なる。従って、ドレイン高濃度拡散層１１３周辺で生じ
るジャンクション容量は従来のものと比較して半分とな
るといえる。
いた半導体装置では、トランジスタのソース、ドレイン
となる高濃度拡散層１１３はゲート電極１１２及び素子
分離用絶縁膜１０８をマスクとして、例えばリンのイオ
ン注入により形成されるが、リンはシリコン中で拡散係
数が高く、イオン注入後のリン活性化のための熱処理工
程により拡散し、高濃度拡散層１１３は、素子分離用絶
縁膜１０８下にわずかに潜り込む。一方、ストッパ拡散
層１０７は素子分離用絶縁膜１０８の面積より前記サイ
ドウォール１０６の面積分だけ縮小されている。従っ
て、図１（ｇ）に示すようにストッパ拡散層１０７と高
濃度拡散層１１３が、従来構造では図２（ｃ）に示すよ
うに接しているのとは異なり、本発明では間隔１２１を
もつ。間隔１２１は、高濃度拡散層１１３が素子分離用
絶縁膜１０８下に潜り込む分だけ、前記サイドウォール
幅１２０より短くなる。このことにより、本発明のトラ
ンジスタのドレイン高濃度拡散層１１３は、低濃度のウ
ェル領域１０２とｐｎ接合を形成する。従来技術ではド
レイン高濃度拡散層２０９が高濃度のストッパ拡散層２
０５とｐｎ接合を形成していた。ドレイン高濃度拡散層
１１３に電圧を印加した場合、ｐｎ接合で生じる空乏層
は低濃度ほどひろがりやすいため、本発明でのウェル領
域１０２側での空乏層が、従来のストッパ拡散層２０５
側での空乏層より広がる。このため、本発明の製造方法
による半導体装置では接合容量と接合リーク電流が従来
と比較して減少するというメリットがある。例えば、Ｎ
型ドレイン高濃度拡散層１１３の不純物濃度を２Ｅ２０
ｃｍとし、Ｐ型ストッパ拡散層１０７不純物濃度を２Ｅ
１７ｃｍ、Ｐ型ウェル領域１０２の不純物濃度を５Ｅ１
６ｃｍとした場合に、従来技術によるＮチャンネル型ト
ランジスタではドレイン２０９とストッパ拡散層２０５
にできるジャンクションの最大空乏層幅が０.１１μｍ
となるのに対し、本発明によるＮチャンネル型トランジ
スタではドレイン１１３とウェル領域１０２にできるジ
ャンクションの最大空乏層幅が０.２３μｍと約２倍と
なる。従って、ドレイン高濃度拡散層１１３周辺で生じ
るジャンクション容量は従来のものと比較して半分とな
るといえる。
【００１２】図３は本発明の半導体装置において、Ｎチ
ャンネル型トランジスタのドレインに電圧印加したとき
の接合容量のシリコン窒化膜１０４側壁のサイドウォー
ル幅１２０依存性を示す図である。サイドウォール幅の
増加にともない接合容量は減少し、サイドウォール幅１
２０がおよそ０.２μｍを越えると接合容量は一定とな
り、サイドウォール１０６を設けない従来の場合の５０
％程度の値となる。
ャンネル型トランジスタのドレインに電圧印加したとき
の接合容量のシリコン窒化膜１０４側壁のサイドウォー
ル幅１２０依存性を示す図である。サイドウォール幅の
増加にともない接合容量は減少し、サイドウォール幅１
２０がおよそ０.２μｍを越えると接合容量は一定とな
り、サイドウォール１０６を設けない従来の場合の５０
％程度の値となる。
【００１３】図４は、本発明と従来技術による半導体装
置の接合リーク電流のドレイン電圧依存性を示す図であ
る。実線は本発明の素子分離領域形成方法による半導体
装置の、破線は従来技術による場合の接合リーク電流で
ある。本発明における半導体装置では従来技術と比較し
て接合リーク電流が４０％程度に低減している。
置の接合リーク電流のドレイン電圧依存性を示す図であ
る。実線は本発明の素子分離領域形成方法による半導体
装置の、破線は従来技術による場合の接合リーク電流で
ある。本発明における半導体装置では従来技術と比較し
て接合リーク電流が４０％程度に低減している。
【００１４】ところで、前記の製造方法では、図１
（ｄ）でサイドウォール１０６を除去した後に素子分離
用絶縁膜１０８を形成する例について記したが、サイド
ウォール１０６を除去せずに残したまま、従来技術の熱
酸化法で素子分離用絶縁膜を形成することも可能であ
る。
（ｄ）でサイドウォール１０６を除去した後に素子分離
用絶縁膜１０８を形成する例について記したが、サイド
ウォール１０６を除去せずに残したまま、従来技術の熱
酸化法で素子分離用絶縁膜を形成することも可能であ
る。
【００１５】図５は、サイドウォール１０６を残したま
ま、同様に素子分離用絶縁膜１０９を形成した場合の工
程途中の断面図であり、図１（ｂ）のサイドウォール１
０６に酸化シリコンを用いた場合には、素子分離用絶縁
膜１０９を形成する際の熱酸化によりサイドウォール１
０６も同時に酸化されて、素子分離用絶縁膜１０９とな
る。サイドウォール１０６部分では酸化速度が異なるた
めに、素子分離用絶縁膜１０９の表面には凹凸が生じ
る。図５の素子分離用絶縁膜１０９の凹凸に関して、以
後の従来工程を適用することにより形成されるＭＯＳ型
トランジスタの電気的特性は、図１（ｄ）のサイドウォ
ール１０６を除去して素子分離用絶縁膜１０８が平坦で
ある場合に形成されるＭＯＳ型トランジスタと比較して
違いは生じないために、サイドウォール１０６の除去の
有無はトランジスタ特性に関して問題とならない。
ま、同様に素子分離用絶縁膜１０９を形成した場合の工
程途中の断面図であり、図１（ｂ）のサイドウォール１
０６に酸化シリコンを用いた場合には、素子分離用絶縁
膜１０９を形成する際の熱酸化によりサイドウォール１
０６も同時に酸化されて、素子分離用絶縁膜１０９とな
る。サイドウォール１０６部分では酸化速度が異なるた
めに、素子分離用絶縁膜１０９の表面には凹凸が生じ
る。図５の素子分離用絶縁膜１０９の凹凸に関して、以
後の従来工程を適用することにより形成されるＭＯＳ型
トランジスタの電気的特性は、図１（ｄ）のサイドウォ
ール１０６を除去して素子分離用絶縁膜１０８が平坦で
ある場合に形成されるＭＯＳ型トランジスタと比較して
違いは生じないために、サイドウォール１０６の除去の
有無はトランジスタ特性に関して問題とならない。
【００１６】追加として、上記の説明においてはサイド
ウォールとして酸化シリコンについて説明したが、シリ
コン窒化膜などの絶縁物、ポリシリコンまたはアモルフ
ァスシリコン等の材料を用いてもよい。本発明では、Ｎ
チャンネル型トランジスタで説明し、ドレイン高濃度拡
散層１１３はリンとしたが、ヒ素でもよい。また、Ｐチ
ャンネル型トランジスタにも適用できる。本発明では、
素子分離領域にできる寄生ＭＯＳ型トランジスタの反転
防止用としてのストッパ拡散層１０７の形成について説
明したが、例えば、素子分離用絶縁膜下に反対導電型の
拡散層を形成する場合についても適用できることはいう
までもない。
ウォールとして酸化シリコンについて説明したが、シリ
コン窒化膜などの絶縁物、ポリシリコンまたはアモルフ
ァスシリコン等の材料を用いてもよい。本発明では、Ｎ
チャンネル型トランジスタで説明し、ドレイン高濃度拡
散層１１３はリンとしたが、ヒ素でもよい。また、Ｐチ
ャンネル型トランジスタにも適用できる。本発明では、
素子分離領域にできる寄生ＭＯＳ型トランジスタの反転
防止用としてのストッパ拡散層１０７の形成について説
明したが、例えば、素子分離用絶縁膜下に反対導電型の
拡散層を形成する場合についても適用できることはいう
までもない。
【００１７】
【発明の効果】以上述べてきたように、本発明の素子分
離領域形成方法によれば、Ｐ型ストッパ拡散層形成時の
イオン注入、あるいは素子分離用絶縁膜形成の際にマス
クとして用いるシリコン窒化膜の側面に側壁スペーサー
を形成した後、ストッパ拡散層をイオン注入で形成し、
上記サイドウォールを残したまま、あるいは除去した
後、素子分離用絶縁膜を形成すると、Ｎチャンネル型ト
ランジスタのドレイン拡散層は前記高濃度ストッパ拡散
層と接触しなくなり、低濃度のウェル領域とｐｎ接合を
形成する。このことにより、接合容量の減少による論理
回路の高速化、接合リーク電流の減少による静止時消費
電力の低減が計れるという効果を有する。
離領域形成方法によれば、Ｐ型ストッパ拡散層形成時の
イオン注入、あるいは素子分離用絶縁膜形成の際にマス
クとして用いるシリコン窒化膜の側面に側壁スペーサー
を形成した後、ストッパ拡散層をイオン注入で形成し、
上記サイドウォールを残したまま、あるいは除去した
後、素子分離用絶縁膜を形成すると、Ｎチャンネル型ト
ランジスタのドレイン拡散層は前記高濃度ストッパ拡散
層と接触しなくなり、低濃度のウェル領域とｐｎ接合を
形成する。このことにより、接合容量の減少による論理
回路の高速化、接合リーク電流の減少による静止時消費
電力の低減が計れるという効果を有する。
【図１】本発明による半導体装置の製造方法の一例を示
す工程断面図である。
す工程断面図である。
【図２】従来技術による半導体装置の製造方法の一例を
示す工程断面図である。
示す工程断面図である。
【図３】本発明の半導体装置において、Ｎチャンネル型
トランジスタのドレインに電圧印加したときの接合容量
のシリコン窒化膜１０４側壁のサイドウォール幅１２０
依存性を示す図である。
トランジスタのドレインに電圧印加したときの接合容量
のシリコン窒化膜１０４側壁のサイドウォール幅１２０
依存性を示す図である。
【図４】本発明と従来技術による半導体装置の接合リー
ク電流のドレイン電圧依存性を示す図である。
ク電流のドレイン電圧依存性を示す図である。
【図５】本発明の半導体装置における、サイドウォール
１０６を除去せずに素子分離用絶縁膜１０９を形成した
際の断面図である。
１０６を除去せずに素子分離用絶縁膜１０９を形成した
際の断面図である。
１０１、２０１ ・・・シリコン基板 １０２、２０２ ・・・ウェル領域 １０３、２０３ ・・・表面酸化膜 １０４、２０４ ・・・シリコン窒化膜 １０５ ・・・シリコン酸化膜 １０６ ・・・サイドウォール １０７、２０５ ・・・ストッパ拡散層 １０８、１０９ ２０６・・・素子分離用絶縁膜 １１０、２０７ ・・・ゲート酸化膜 １１１ ・・・ポリシリコン １１２、２０８ ・・・ゲート電極 １１３、２０９ ・・・高濃度拡散層 １１４、２１０ ・・・層間絶縁膜 １１５、２１１ ・・・配線電極 １１６、２１２ ・・・ボロンイオンビーム １２０ ・・・サイドウォール幅 １２１ ・・・ストッパ拡散層とドレイ
ン高濃度拡散層の間隔
ン高濃度拡散層の間隔
Claims (1)
- 【請求項１】半導体基板上に形成されたＭＯＳ型トラン
ジスタから成る半導体装置の製造方法において、素子領
域と素子分離領域を分割するためのシリコン窒化膜を主
成分とする素子分離用絶縁膜層を形成する工程と、 前記素子分離用絶縁膜層の側面に側壁スペーサーを形成
する工程と、 前記素子分離用絶縁膜層と、前記側壁スペーサーをマス
クとして素子分離領域にイオン注入を行う工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18122092A JPH0629383A (ja) | 1992-07-08 | 1992-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18122092A JPH0629383A (ja) | 1992-07-08 | 1992-07-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629383A true JPH0629383A (ja) | 1994-02-04 |
Family
ID=16096922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18122092A Pending JPH0629383A (ja) | 1992-07-08 | 1992-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629383A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293777A (ja) * | 1996-04-25 | 1997-11-11 | Nec Corp | 半導体装置及びその製造方法 |
-
1992
- 1992-07-08 JP JP18122092A patent/JPH0629383A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293777A (ja) * | 1996-04-25 | 1997-11-11 | Nec Corp | 半導体装置及びその製造方法 |
| US6127708A (en) * | 1996-04-25 | 2000-10-03 | Nec Corporation | Semiconductor device having an intervening region between channel stopper and diffusion region |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| US4637124A (en) | Process for fabricating semiconductor integrated circuit device | |
| JPH08250728A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JPH09232445A (ja) | 半導体装置およびその製造方法 | |
| JP3425043B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| GB2038088A (en) | Semiconductor structures | |
| JPH0629383A (ja) | 半導体装置の製造方法 | |
| JP3438395B2 (ja) | 半導体装置の製造方法 | |
| JP3259479B2 (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPH0472770A (ja) | 半導体装置の製造方法 | |
| JP2513634B2 (ja) | 半導体装置の製造方法 | |
| JPH113996A (ja) | 半導体装置及びその製造方法 | |
| JPH0491481A (ja) | Ｍｉｓ電界効果トランジスタ | |
| JP3309529B2 (ja) | 半導体装置の製造方法 | |
| KR100260366B1 (ko) | 반도체 소자의 제조 방법 | |
| JPS6410952B2 (ja) | ||
| KR0167664B1 (ko) | 반도체소자 제조방법 | |
| JP2748854B2 (ja) | 半導体装置の製造方法 | |
| KR0156147B1 (ko) | 씨모스 제조방법 | |
| JPH0438834A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP2705583B2 (ja) | 半導体装置の製造方法 | |
| JPH09199716A (ja) | 半導体装置およびその製造方法 | |
| JPH07120793B2 (ja) | 半導体装置の製造方法 | |
| KR970005147B1 (ko) | 반도체 장치의 얕은 접합 형성 방법 | |
| KR0142875B1 (ko) | 모오스 에프이티 제조방법 |