JPH0473300B2 - - Google Patents
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- JPH0473300B2 JPH0473300B2 JP57189545A JP18954582A JPH0473300B2 JP H0473300 B2 JPH0473300 B2 JP H0473300B2 JP 57189545 A JP57189545 A JP 57189545A JP 18954582 A JP18954582 A JP 18954582A JP H0473300 B2 JPH0473300 B2 JP H0473300B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- transistor
- collector
- oxide film
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Bipolar Integrated Circuits (AREA)
Description
〔発明の技術分野〕
この発明は半導体集積回路装置、特にインテグ
レーテツド・インジエクシヨン・ロジツク
（Integrated Injection Logic）回路装置（以下
「IIL・IC」という。）及びその製造方法に関する
ものである。 〔従来技術〕 第１図ａ〜ｅは従来のIIL・ICの構造をよりよ
く理解するためにその製造主要工程における状態
を示す断面図である。ただし、ここで示すのは出
力（fan−out）１個の場合である。 すなわち、このIIL・ICはバイポーラICで一般
に行なわれているように、ｐ型シリコン基板１上
にｎ形高不純物濃度（n+形と言い、以下これに
準ずる。）埋込み層２を形成したのち、ｎ形低不
純物濃度（n-形と言い、以下これに準ずる。）エ
ピタキシヤル層３を成長させ、ついで酸化膜１０
１と耐酸化膜である窒化膜２０１とを順次形成し
て、所定形状にパターニングし、これをマスクに
してn-形エピタキシヤル層３を所定深さだけエ
ツチング除去してから、イオン注入法によりチヤ
ネルカツト防止層用ｐ型イオン注入層４を形成
し、窒化膜２０１をマスクとして選択酸化を行な
つて分離酸化膜１０２を形成する〔第１図ａ〕。
次に、窒化膜２０１と酸化膜１０１とを除去した
のち、あらためて薄い酸化膜１０３を形成したの
ち、これを通し、所要のレジストマスク（この段
階でのレジストマスクは図示せず。）を介してホ
ウ素イオンを注入して、n-形エピタキシヤル層
３に選択的にp-形層６を形成した後に、あらた
めて所要パターンのレジストマスク３０１を形成
し、これを用いて酸化膜１０３を通してホウ素イ
オンを注入して、n-形エピタキシヤル層３にp+
形層７，８，９を形成する〔第１図ｂ〕。次にレ
ジストマスク３０１を除去後、全上面にCVD法
によつてリンガラス膜４０１を成長させた上で、
このリンガラス膜４０１、p-形層６およびp+形
層７，８，９のアニーリングを同時に行なつて
p-形層６ａおよびp+形層７ａ，８ａ，９ａを形
成させる〔第１図ｃ〕。次に、p-形層６ａの上の
一部にリンガラス膜４０１および酸化膜１０３に
窓をあけ、ここからｎ形不純物を導入し、アニー
ルすることによつてn+形層１０ａを形成すると
ともに、p-形層６ａをp-形層６ｂに、p+形層７
ａ，８ａ，９ａを７ｂ，８ｂ，９ｂにそれぞれ成
長させる〔第１図ｄ〕。つづいて、p+形層７ｂお
よび９ｂ上にそれぞれ窓をあけ、上記n+形層１
０ａの上の窓の部分とともにそれぞれ金属シリサ
イド層５０１を介して電極配線を行ない、pnpト
ランジスタのエミツタであるp+形層７ｂにイン
ジエクタ電極１１を、pnpトランジスタのコレク
タであり、かつ逆方向動作npnトランジスタのベ
ースであるp-形層６ｂにつながる電極取出し用
p+形層９ｂにインプツト電極１２を、さらに、
逆方向動作npnトランジスタのコレクタであるn+
形層１０ａにアウトプツト電極１３をそれぞれ接
続形成して、このIILゲートを完成させる〔第１
図ｅ〕。 以上基本的な１出力のIILゲートを示したが、
第２図はこの従来構造になる３出力と２本のゲー
ト間配線とを有するIILゲートの平面図で、１３，
１４，１５がそれぞれ第１のコレクタC1、第２
のコレクタC2、第３のコレクタC3につながれた
３つのアウトプツト電極、２１，２２はゲート間
配線である。３つのコレクタC1，C2，C3はイン
プツト（ベース）電極１２から近い順に配列され
ている。さて、逆動作npnトランジスタの電流増
幅率βuは第３図に示すようにベース電極１２か
ら遠いコレクタほどコレクタ電流Icの高電流域で
大きく低下する。これはベース抵抗がベース電極
から遠いコレクタほど大きくなるからであると考
えられる。また、IILのゲート伝播遅延時間tpdと
消費電力Pdとの間には第４図に示されるような
電力遅延特性のあることが知られている。（例え
ば、半導体トランジスタ研究会．信学技報SSD76
〜89 p37：High Speed IIL with Self−
Aligned Double Diffusion Injector〔S2L〕）。 ここで同一ベース面積、同一pnpトランジスタ
特性であれば第５図に示すようにtpdnio∝βu1/2の
関係が成立するので、第６図に示すようにベース
電極から遠いコレクタほど（コレクタとベース電
極との距離DC-Bが大きいほど）最小遅延時間
tpdnioが大きくなる。よつて、このように従来の
製造方法によるIILゲートの性能には第１表にそ
の一例を示すように各アウトプツト電極間で特性
の差異があり、ベース電極に最も遠いアウトプツ
ト電極の大きい遅延時間で制約される。さらに同
一製造法であつても、電流増幅率βuは第７図に
示すようにコレクタ面積SCのベース面積SBに対す
る比SC／SBに比例する。従来の構造では第２図に
示したようにp-形領域６ｂとこれにつながるp+
形領域８ｂ，９ｂとからなるベース領域がゲート
間配線２１，２２の下にまでわたつて存在し、第
１表に示すようにベース面積SBが大きく、従つて
コレクタ面積SCとの比SC／SBが非常に小さくな
り、電流増幅率βuが小さくなり、ベース電極に
最も近いコレクタC1でも最小遅延時間tpdnioは大
きくなり、さらに、電源電流Iiojを200μA／gate
程度としたときの遅延速度tpdも大きくなる。
レーテツド・インジエクシヨン・ロジツク
（Integrated Injection Logic）回路装置（以下
「IIL・IC」という。）及びその製造方法に関する
ものである。 〔従来技術〕 第１図ａ〜ｅは従来のIIL・ICの構造をよりよ
く理解するためにその製造主要工程における状態
を示す断面図である。ただし、ここで示すのは出
力（fan−out）１個の場合である。 すなわち、このIIL・ICはバイポーラICで一般
に行なわれているように、ｐ型シリコン基板１上
にｎ形高不純物濃度（n+形と言い、以下これに
準ずる。）埋込み層２を形成したのち、ｎ形低不
純物濃度（n-形と言い、以下これに準ずる。）エ
ピタキシヤル層３を成長させ、ついで酸化膜１０
１と耐酸化膜である窒化膜２０１とを順次形成し
て、所定形状にパターニングし、これをマスクに
してn-形エピタキシヤル層３を所定深さだけエ
ツチング除去してから、イオン注入法によりチヤ
ネルカツト防止層用ｐ型イオン注入層４を形成
し、窒化膜２０１をマスクとして選択酸化を行な
つて分離酸化膜１０２を形成する〔第１図ａ〕。
次に、窒化膜２０１と酸化膜１０１とを除去した
のち、あらためて薄い酸化膜１０３を形成したの
ち、これを通し、所要のレジストマスク（この段
階でのレジストマスクは図示せず。）を介してホ
ウ素イオンを注入して、n-形エピタキシヤル層
３に選択的にp-形層６を形成した後に、あらた
めて所要パターンのレジストマスク３０１を形成
し、これを用いて酸化膜１０３を通してホウ素イ
オンを注入して、n-形エピタキシヤル層３にp+
形層７，８，９を形成する〔第１図ｂ〕。次にレ
ジストマスク３０１を除去後、全上面にCVD法
によつてリンガラス膜４０１を成長させた上で、
このリンガラス膜４０１、p-形層６およびp+形
層７，８，９のアニーリングを同時に行なつて
p-形層６ａおよびp+形層７ａ，８ａ，９ａを形
成させる〔第１図ｃ〕。次に、p-形層６ａの上の
一部にリンガラス膜４０１および酸化膜１０３に
窓をあけ、ここからｎ形不純物を導入し、アニー
ルすることによつてn+形層１０ａを形成すると
ともに、p-形層６ａをp-形層６ｂに、p+形層７
ａ，８ａ，９ａを７ｂ，８ｂ，９ｂにそれぞれ成
長させる〔第１図ｄ〕。つづいて、p+形層７ｂお
よび９ｂ上にそれぞれ窓をあけ、上記n+形層１
０ａの上の窓の部分とともにそれぞれ金属シリサ
イド層５０１を介して電極配線を行ない、pnpト
ランジスタのエミツタであるp+形層７ｂにイン
ジエクタ電極１１を、pnpトランジスタのコレク
タであり、かつ逆方向動作npnトランジスタのベ
ースであるp-形層６ｂにつながる電極取出し用
p+形層９ｂにインプツト電極１２を、さらに、
逆方向動作npnトランジスタのコレクタであるn+
形層１０ａにアウトプツト電極１３をそれぞれ接
続形成して、このIILゲートを完成させる〔第１
図ｅ〕。 以上基本的な１出力のIILゲートを示したが、
第２図はこの従来構造になる３出力と２本のゲー
ト間配線とを有するIILゲートの平面図で、１３，
１４，１５がそれぞれ第１のコレクタC1、第２
のコレクタC2、第３のコレクタC3につながれた
３つのアウトプツト電極、２１，２２はゲート間
配線である。３つのコレクタC1，C2，C3はイン
プツト（ベース）電極１２から近い順に配列され
ている。さて、逆動作npnトランジスタの電流増
幅率βuは第３図に示すようにベース電極１２か
ら遠いコレクタほどコレクタ電流Icの高電流域で
大きく低下する。これはベース抵抗がベース電極
から遠いコレクタほど大きくなるからであると考
えられる。また、IILのゲート伝播遅延時間tpdと
消費電力Pdとの間には第４図に示されるような
電力遅延特性のあることが知られている。（例え
ば、半導体トランジスタ研究会．信学技報SSD76
〜89 p37：High Speed IIL with Self−
Aligned Double Diffusion Injector〔S2L〕）。 ここで同一ベース面積、同一pnpトランジスタ
特性であれば第５図に示すようにtpdnio∝βu1/2の
関係が成立するので、第６図に示すようにベース
電極から遠いコレクタほど（コレクタとベース電
極との距離DC-Bが大きいほど）最小遅延時間
tpdnioが大きくなる。よつて、このように従来の
製造方法によるIILゲートの性能には第１表にそ
の一例を示すように各アウトプツト電極間で特性
の差異があり、ベース電極に最も遠いアウトプツ
ト電極の大きい遅延時間で制約される。さらに同
一製造法であつても、電流増幅率βuは第７図に
示すようにコレクタ面積SCのベース面積SBに対す
る比SC／SBに比例する。従来の構造では第２図に
示したようにp-形領域６ｂとこれにつながるp+
形領域８ｂ，９ｂとからなるベース領域がゲート
間配線２１，２２の下にまでわたつて存在し、第
１表に示すようにベース面積SBが大きく、従つて
コレクタ面積SCとの比SC／SBが非常に小さくな
り、電流増幅率βuが小さくなり、ベース電極に
最も近いコレクタC1でも最小遅延時間tpdnioは大
きくなり、さらに、電源電流Iiojを200μA／gate
程度としたときの遅延速度tpdも大きくなる。
この発明は以上のような欠点を除去することを
目的とし、半導体集積回路装置、特にIIL・ICに
おいて、各コレクタに対応する各ベース領域を、
各コレクタ電極配線及び論理ゲート回路配線に対
して直角な方向に配線された、金属シリサイド膜
を重ねたポリシリコン膜で構成された低抵抗導体
を介して定電流回路素子へ接続し、各インジエク
タも同様の低抵抗導体を介して接続することによ
つて、複数個のコレクタ相互の特性差異をなくし
て優れた特性の論理ICを実現でき、しかもイン
ジエクタ−コレクタ−ベース配置を実現して動作
速度を速くすることができるものである。 また半導体集積回路装置の製造方法、特に
IIL・ICの製造方法において、そのベース電極を
セルフアライン的に形成することにより、ベー
ス・コレクタ間距離を小さくでき、素子の小型化
を実現できるものである。 〔発明の実施例〕 第１１図ａ〜ｅはこの発明の一実施例の構造を
よく理解するためにその製造工程の主要段階にお
ける状態を示す断面図で、第１図ａ〜ｅと同等部
分は同一符号で示す。この実施例においても、従
来例における第１図ａおよびｂまでの工程は全く
同様に処理する。その後、レジストマスク３０１
を除去して、酸化膜１０３の上に窒化膜２０２を
デポジシヨンして、横形pnpトランジスタのベー
ス領域となる領域上以外の窒化膜２０２、酸化膜
１０３を除去したのちに、全上面にポリシリコン
膜６０１をデポジシヨンする〔第１１図ａ〕。次
に、ポリシリコン膜６０１の上に窒化膜２０３を
デポジシヨンして、この窒化膜２０３に所要のパ
ターニングを施し、この窒化膜２０３をマスクと
して選択酸化を行ない、マスクされなかつた部分
のポリシリコン膜６０１を酸化膜１０４に変化さ
せ、コレクタ層を形成すべきp-形層６ａの上に
ポリシリコン膜６１１を、インジエクタ側（図の
左側）の分離酸化膜１０２の上にポリシリコン膜
６２１を、ベース側（図の右側）の分離酸化膜１
０２の上にポリシリコン膜６３１を残す〔第１１
図ｂ〕。次に、この酸化膜１０４をマスクとして
ヒ素イオンを注入してコレクタ層となるべきn+
形層１０をp-形層６ａの表面部の一部に形成し
た後に酸化膜１０４を全面除去し、低温酸化を施
して、基体表面に薄い酸化膜１０５を、ポリシリ
コン膜６１１，６２１，６３１の各側面に酸化膜
１０６を形成する〔第１１図ｃ〕。ここで、周知
のように、高濃度に不純物を拡散させたシリコン
膜およびポリシリコン膜は増速酸化され通常基板
より酸化膜は厚くなり、さらにその効果は低温酸
化ほど顕著である。次に、基体上の薄い酸化膜１
０５のみを除去する。このとき異方性エツチング
が可能なリアクテイブエツチング法を使用すれ
ば、ポリシリコン膜６１１，６２１，６３１の側
面の酸化膜１０６を残して基体上の酸化膜１０５
のみを容易にエツチング除去できる。さらに、窒
化膜２０３を熱リン酸等で全面除去してポリシリ
コン６１１，６２１，６３１の頂面を露出させ
る。このとき、窒化膜２０２も除去されるが、横
形pnpトランジスタのベース領域は酸化膜１０３
で保護されている。その後に全上面にPt，Pd，
Ｗ，Moなどのシリサイド金属膜（図示せず）を
形成し、シンタリングを行ない、金属シリサイド
膜５０１，５１１をそれぞれシリコンおよびポリ
シリコンの表面のみに形成し、つづいて、例えば
王水によつて金属膜を除去する〔第１１図ｄ〕。
つづいて、その上にパツシベーシヨン膜４０１
（例えばリンガラス膜）をデポジシヨンした後、
所要のレジストマスク（図示せず）を用いてコン
タクトの窓明けを行ない、その後にレジストマス
クを除去して、Al，Auなどの低抵抗金属で従来
と同様に接続用配線１１，１２，１３を形成し
て、この実施例は完成する。第１２図はこの実施
例の平面パターン図で、ベース電極１２は金属シ
リサイド膜５０１によつて基板に接続され、金属
シリサイド膜５１１で低抵抗化されたポリシリコ
ン膜６３１に配線されており、インジエクタ電極
１１は同様に金属シリサイド膜５０１によつて基
板に接続され、金属シリサイド膜５１１で低抵抗
化されたポリ膜６２１に配線されている。また、
コレクタ層１０もポリシリコン膜６１１によつて
コレクタ電極１３に接続される。 さて、この実施例の第１の利点は、コレクタ
（アウトプツト）電極１３とベース（インプツト）
電極１２との距離DC-Bが酸化膜１０６のセルフ
アラインで決まる数千Åと非常に小さくできるこ
とである。すなわち、従来装置ではAl配線の幅
が当該電極のコンタクト部の幅よりもはみ出して
いるので、上記距離DC-Bは配線幅で制約を受け
て小さくできなかつた。この実施例では金属シリ
サイド膜５０１を利用してベース電極配線を形成
しており、かつセルフアライン的に金属シリサイ
ド膜を形成しているので、従来装置におけるよう
な制約はなくなり、第１１図ｅにＡで示した部位
で、金属シリサイド膜５０１の端部は直接酸化膜
１０６の端部と接しており、この酸化膜１０６の
膜厚が実質的に上記DC-Bとなるので、その値を
小さくできる。なお、この第１１図ｅの段階のこ
の実施例の平面図を第１２図に示す。 第１３図はこの発明の構造になる出力３個を有
するIILゲートの一例を示す平面図である。図か
ら判るように、npnトランジスタの各コレクタに
ついて、ベース電極１２を金属シリサイド膜で低
抵抗化されたポリシリコン膜６３１で、電流源で
あるpnpトランジスタのコレクタに連結されてお
り、各インジエクタも同様にポリシリコン膜６２
１上のシリサイド膜で電極１１に接続されてい
て、各コレクタ間に電気的差異はなくなり、第２
表に示すように特性も同一となる。更に、ベース
電極配線が非活性領域上のポリシリコン膜６３１
とその上の金属シリサイド膜とによつているの
で、従来構造では必須であつたゲート間配線２
１，２２の直下のベース拡散層６ａ，８ａ，９ａ
が不用となり、ベース面積SB自体が小さくなりコ
レクタ面積SCとの比SC／SBが大きく、従つて電流
増幅率βuも大きくなる。また、第１０図で説明
したインジエクタ−コレクタ−ベース配置にでき
るので、ゲート動作速度を速くできる。
目的とし、半導体集積回路装置、特にIIL・ICに
おいて、各コレクタに対応する各ベース領域を、
各コレクタ電極配線及び論理ゲート回路配線に対
して直角な方向に配線された、金属シリサイド膜
を重ねたポリシリコン膜で構成された低抵抗導体
を介して定電流回路素子へ接続し、各インジエク
タも同様の低抵抗導体を介して接続することによ
つて、複数個のコレクタ相互の特性差異をなくし
て優れた特性の論理ICを実現でき、しかもイン
ジエクタ−コレクタ−ベース配置を実現して動作
速度を速くすることができるものである。 また半導体集積回路装置の製造方法、特に
IIL・ICの製造方法において、そのベース電極を
セルフアライン的に形成することにより、ベー
ス・コレクタ間距離を小さくでき、素子の小型化
を実現できるものである。 〔発明の実施例〕 第１１図ａ〜ｅはこの発明の一実施例の構造を
よく理解するためにその製造工程の主要段階にお
ける状態を示す断面図で、第１図ａ〜ｅと同等部
分は同一符号で示す。この実施例においても、従
来例における第１図ａおよびｂまでの工程は全く
同様に処理する。その後、レジストマスク３０１
を除去して、酸化膜１０３の上に窒化膜２０２を
デポジシヨンして、横形pnpトランジスタのベー
ス領域となる領域上以外の窒化膜２０２、酸化膜
１０３を除去したのちに、全上面にポリシリコン
膜６０１をデポジシヨンする〔第１１図ａ〕。次
に、ポリシリコン膜６０１の上に窒化膜２０３を
デポジシヨンして、この窒化膜２０３に所要のパ
ターニングを施し、この窒化膜２０３をマスクと
して選択酸化を行ない、マスクされなかつた部分
のポリシリコン膜６０１を酸化膜１０４に変化さ
せ、コレクタ層を形成すべきp-形層６ａの上に
ポリシリコン膜６１１を、インジエクタ側（図の
左側）の分離酸化膜１０２の上にポリシリコン膜
６２１を、ベース側（図の右側）の分離酸化膜１
０２の上にポリシリコン膜６３１を残す〔第１１
図ｂ〕。次に、この酸化膜１０４をマスクとして
ヒ素イオンを注入してコレクタ層となるべきn+
形層１０をp-形層６ａの表面部の一部に形成し
た後に酸化膜１０４を全面除去し、低温酸化を施
して、基体表面に薄い酸化膜１０５を、ポリシリ
コン膜６１１，６２１，６３１の各側面に酸化膜
１０６を形成する〔第１１図ｃ〕。ここで、周知
のように、高濃度に不純物を拡散させたシリコン
膜およびポリシリコン膜は増速酸化され通常基板
より酸化膜は厚くなり、さらにその効果は低温酸
化ほど顕著である。次に、基体上の薄い酸化膜１
０５のみを除去する。このとき異方性エツチング
が可能なリアクテイブエツチング法を使用すれ
ば、ポリシリコン膜６１１，６２１，６３１の側
面の酸化膜１０６を残して基体上の酸化膜１０５
のみを容易にエツチング除去できる。さらに、窒
化膜２０３を熱リン酸等で全面除去してポリシリ
コン６１１，６２１，６３１の頂面を露出させ
る。このとき、窒化膜２０２も除去されるが、横
形pnpトランジスタのベース領域は酸化膜１０３
で保護されている。その後に全上面にPt，Pd，
Ｗ，Moなどのシリサイド金属膜（図示せず）を
形成し、シンタリングを行ない、金属シリサイド
膜５０１，５１１をそれぞれシリコンおよびポリ
シリコンの表面のみに形成し、つづいて、例えば
王水によつて金属膜を除去する〔第１１図ｄ〕。
つづいて、その上にパツシベーシヨン膜４０１
（例えばリンガラス膜）をデポジシヨンした後、
所要のレジストマスク（図示せず）を用いてコン
タクトの窓明けを行ない、その後にレジストマス
クを除去して、Al，Auなどの低抵抗金属で従来
と同様に接続用配線１１，１２，１３を形成し
て、この実施例は完成する。第１２図はこの実施
例の平面パターン図で、ベース電極１２は金属シ
リサイド膜５０１によつて基板に接続され、金属
シリサイド膜５１１で低抵抗化されたポリシリコ
ン膜６３１に配線されており、インジエクタ電極
１１は同様に金属シリサイド膜５０１によつて基
板に接続され、金属シリサイド膜５１１で低抵抗
化されたポリ膜６２１に配線されている。また、
コレクタ層１０もポリシリコン膜６１１によつて
コレクタ電極１３に接続される。 さて、この実施例の第１の利点は、コレクタ
（アウトプツト）電極１３とベース（インプツト）
電極１２との距離DC-Bが酸化膜１０６のセルフ
アラインで決まる数千Åと非常に小さくできるこ
とである。すなわち、従来装置ではAl配線の幅
が当該電極のコンタクト部の幅よりもはみ出して
いるので、上記距離DC-Bは配線幅で制約を受け
て小さくできなかつた。この実施例では金属シリ
サイド膜５０１を利用してベース電極配線を形成
しており、かつセルフアライン的に金属シリサイ
ド膜を形成しているので、従来装置におけるよう
な制約はなくなり、第１１図ｅにＡで示した部位
で、金属シリサイド膜５０１の端部は直接酸化膜
１０６の端部と接しており、この酸化膜１０６の
膜厚が実質的に上記DC-Bとなるので、その値を
小さくできる。なお、この第１１図ｅの段階のこ
の実施例の平面図を第１２図に示す。 第１３図はこの発明の構造になる出力３個を有
するIILゲートの一例を示す平面図である。図か
ら判るように、npnトランジスタの各コレクタに
ついて、ベース電極１２を金属シリサイド膜で低
抵抗化されたポリシリコン膜６３１で、電流源で
あるpnpトランジスタのコレクタに連結されてお
り、各インジエクタも同様にポリシリコン膜６２
１上のシリサイド膜で電極１１に接続されてい
て、各コレクタ間に電気的差異はなくなり、第２
表に示すように特性も同一となる。更に、ベース
電極配線が非活性領域上のポリシリコン膜６３１
とその上の金属シリサイド膜とによつているの
で、従来構造では必須であつたゲート間配線２
１，２２の直下のベース拡散層６ａ，８ａ，９ａ
が不用となり、ベース面積SB自体が小さくなりコ
レクタ面積SCとの比SC／SBが大きく、従つて電流
増幅率βuも大きくなる。また、第１０図で説明
したインジエクタ−コレクタ−ベース配置にでき
るので、ゲート動作速度を速くできる。
以上のように、この発明によれば半導体集積回
路装置、特にIIL・ICにおいて、各コレクタに対
応する各ベース領域を、各コレクタ電極配線及び
論理ゲート回路配線に対して直角な方向に配線さ
れた、金属シリサイド膜を重ねたポリシリコン膜
で構成された低抵抗導体を介して定電流回路素子
へ接続し、各インジエクタも同様の低抵抗導体を
介して接続する構成としたから、複数個のコレク
タ相互の特性差異がなくなり優れた特性の論理
ICを実現でき、しかもインジエクタ−コレクタ
−ベース配置が実現でき動作速度を速くすること
ができるという効果を有する。 また半導体集積回路装置の製造方法、特に
IIL・ICの製造方法において、そのベース電極を
セルフアライン的に形成するようにしたから、ベ
ース・コレクタ間距離を小さくでき、素子の小型
化を実現できるという効果を有する。
路装置、特にIIL・ICにおいて、各コレクタに対
応する各ベース領域を、各コレクタ電極配線及び
論理ゲート回路配線に対して直角な方向に配線さ
れた、金属シリサイド膜を重ねたポリシリコン膜
で構成された低抵抗導体を介して定電流回路素子
へ接続し、各インジエクタも同様の低抵抗導体を
介して接続する構成としたから、複数個のコレク
タ相互の特性差異がなくなり優れた特性の論理
ICを実現でき、しかもインジエクタ−コレクタ
−ベース配置が実現でき動作速度を速くすること
ができるという効果を有する。 また半導体集積回路装置の製造方法、特に
IIL・ICの製造方法において、そのベース電極を
セルフアライン的に形成するようにしたから、ベ
ース・コレクタ間距離を小さくでき、素子の小型
化を実現できるという効果を有する。
第１図は従来のIIL−ICの製造主要工程におけ
る状態を示す断面図、第２図は３つのコレクタを
有する従来のIIL−ICの平面図、第３図および第
４図は３つのコレクタC1，C2，C3を有する従来
のIILゲートのコレクタ電流ICと電流増幅率βuと
の関係および消費電力Pdとゲート伝播遅延時間
tpdとの関係をそれぞれ示す図、第５図は電流増
幅率βuと最小遅延時間tpdnioとの関係を示す図、
第６図はコレクタとベース電極との距離DC-Bと
最小遅延時間tpdとの関係を示す図、第７図はコ
レクタ−ベース面積比SC／SBと電流増幅率βuと
の関係を示す図、第８図は各端子の関係位置によ
つて最小遅延時間tpdnioが異なることを示す図、
第９図はインジエクタ−ベース−コレクタの配置
の場合の構成とその動作を説明するための模式断
面図、第１０図はインジエクタ−コレクタ−ベー
ス配置の場合の構成とその動作を説明するための
模式断面図、第１１図はこの発明の一実施例を製
造する主要段階における状態を示す断面図、第１
２図はこの実施例の平面図、第１３図はこの発明
を適用した３出力のIILの一例を示す平面図であ
る。 図において、１は半導体基体、６ａはベース
層、７ａはインジエクタ層、８ａ，９ａはベース
取出し層、１０はコレクタ層、１１はインジエク
タ電極配線、１２はベース電極配線、１３，１
４，１５はコレクタ電極配線、１０１，１０３，
１０４，１０５，１０６は酸化膜、１０２は分離
領域、２０１，２０２，２０３は窒化膜、４０１
はパツシベーシヨン膜、５０１，５１１は金属シ
リサイド膜、６０１，６１１，６２１，６３１は
ポリシリコン膜である。なお、図中同一符号は同
一または相当部分を示す。
る状態を示す断面図、第２図は３つのコレクタを
有する従来のIIL−ICの平面図、第３図および第
４図は３つのコレクタC1，C2，C3を有する従来
のIILゲートのコレクタ電流ICと電流増幅率βuと
の関係および消費電力Pdとゲート伝播遅延時間
tpdとの関係をそれぞれ示す図、第５図は電流増
幅率βuと最小遅延時間tpdnioとの関係を示す図、
第６図はコレクタとベース電極との距離DC-Bと
最小遅延時間tpdとの関係を示す図、第７図はコ
レクタ−ベース面積比SC／SBと電流増幅率βuと
の関係を示す図、第８図は各端子の関係位置によ
つて最小遅延時間tpdnioが異なることを示す図、
第９図はインジエクタ−ベース−コレクタの配置
の場合の構成とその動作を説明するための模式断
面図、第１０図はインジエクタ−コレクタ−ベー
ス配置の場合の構成とその動作を説明するための
模式断面図、第１１図はこの発明の一実施例を製
造する主要段階における状態を示す断面図、第１
２図はこの実施例の平面図、第１３図はこの発明
を適用した３出力のIILの一例を示す平面図であ
る。 図において、１は半導体基体、６ａはベース
層、７ａはインジエクタ層、８ａ，９ａはベース
取出し層、１０はコレクタ層、１１はインジエク
タ電極配線、１２はベース電極配線、１３，１
４，１５はコレクタ電極配線、１０１，１０３，
１０４，１０５，１０６は酸化膜、１０２は分離
領域、２０１，２０２，２０３は窒化膜、４０１
はパツシベーシヨン膜、５０１，５１１は金属シ
リサイド膜、６０１，６１１，６２１，６３１は
ポリシリコン膜である。なお、図中同一符号は同
一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ ベースを入力端子としコレクタを出力端子と
する第１のトランジスタと、この第１のトランジ
スタの上記ベースへ定電流を供給する第２のトラ
ンジスタとからなる論理ゲート回路装置を有する
半導体集積回路装置の製造方法において、 (1) 半導体基板表面に第１のトランジスタのベー
ス層と第２のトランジスタのインジエクタ領域
を形成するステツプと、 (2) 上記半導体基体表面に酸化膜と窒化膜を選択
的に形成するステツプと、 (3) 全上面にポリシリコン膜、窒化膜をデポジシ
ヨンするステツプと、 (4) 上記窒化膜をパターニング後この窒化膜をマ
スクとして選択酸化し、上記第１のトランジス
タのコレクタ領域および分離酸化膜上に、第１
のトランジスタのベースおよび第２のトランジ
スタのインジエクタ電極取り出し配線領域に、
ポリシリコンを残すとともに、マスクされなか
つた部分を酸化膜とするステツプと、 (5) 上記酸化膜をマスクとして上記ポリシリコン
に不純物を導入拡散し、コレクタ層を形成する
ステツプと、 (6) 上記酸化膜を除去後、低温酸化を行い上記ポ
リシリコン膜側壁に厚い酸化膜を形成するステ
ツプと、 (7) 上記ステツプで生じた薄い酸化膜を除去した
後上記窒化膜を除去するステツプと、 (8) 上記半導体基体の表面およびポリシリコン膜
の表面に金属シリサイドをセルフアラインにて
形成するステツプと、 (9) 全面にパツシベーシヨン膜を形成後コンタク
トを設け、第１のトランジスタのベース電極取
り出し領域と、第２トランジスタのインジエク
タ電極取り出し領域を、コレクタ電極配線およ
び論理ゲート配線に対して直角な方向に配設さ
れた金属シリサイド膜を重ねたポリシリコン膜
よりなる低抵抗導体配線を形成するステツプ とを含むことを特徴とする半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189545A JPS5978560A (ja) | 1982-10-26 | 1982-10-26 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189545A JPS5978560A (ja) | 1982-10-26 | 1982-10-26 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5978560A JPS5978560A (ja) | 1984-05-07 |
| JPH0473300B2 true JPH0473300B2 (ja) | 1992-11-20 |
Family
ID=16243101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57189545A Granted JPS5978560A (ja) | 1982-10-26 | 1982-10-26 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5978560A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5466784A (en) * | 1977-11-08 | 1979-05-29 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS55125651A (en) * | 1979-03-22 | 1980-09-27 | Nec Corp | Production of semiconductor integrated circuit |
| JPS568846A (en) * | 1979-07-03 | 1981-01-29 | Nec Corp | Semiconductor integrated circuit |
-
1982
- 1982-10-26 JP JP57189545A patent/JPS5978560A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5978560A (ja) | 1984-05-07 |
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