JPH0473893B2 - - Google Patents
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- JPH0473893B2 JPH0473893B2 JP62068254A JP6825487A JPH0473893B2 JP H0473893 B2 JPH0473893 B2 JP H0473893B2 JP 62068254 A JP62068254 A JP 62068254A JP 6825487 A JP6825487 A JP 6825487A JP H0473893 B2 JPH0473893 B2 JP H0473893B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はデータ出力バツフアを備えた半導体
集積回路に係り、特にデータを出力する際に電源
に発生するノイズの低減化を図り、誤動作の発生
を抑制するようにした半導体集積回路に関する。
集積回路に係り、特にデータを出力する際に電源
に発生するノイズの低減化を図り、誤動作の発生
を抑制するようにした半導体集積回路に関する。
（従来の技術）
半導体メモリなどの半導体集積回路などでは、
電源ノイズによる回路の誤動作及び入力マージン
の低下を防止することは極めて重要な課題であ
る。このような電源ノイズは、例えば半導体メモ
リではその出力段に設けられているデータ出力バ
ツフアからデータを出力する際に発生する。すな
わち、高速アクセスを行なうためには出力負荷を
高速に充、放電させる必要があり、この充、放電
の際に電源電圧と基準電圧にそれぞれ電位変動す
なわち電源ノイズが発生する。このノイズは半導
体集積回路の誤動作を引き起こす原因になつてい
る。
電源ノイズによる回路の誤動作及び入力マージン
の低下を防止することは極めて重要な課題であ
る。このような電源ノイズは、例えば半導体メモ
リではその出力段に設けられているデータ出力バ
ツフアからデータを出力する際に発生する。すな
わち、高速アクセスを行なうためには出力負荷を
高速に充、放電させる必要があり、この充、放電
の際に電源電圧と基準電圧にそれぞれ電位変動す
なわち電源ノイズが発生する。このノイズは半導
体集積回路の誤動作を引き起こす原因になつてい
る。
第５図は従来の半導体集積回路、例えば半導体
メモリの回路図である。図中破線で囲まれた部分
が集積回路の内部であり、Ｔ１はデータ出力パツ
ド、Ｔ２は電源電圧VDDが供給される電源パツ
ド、Ｔ３は基準電圧VSSが供給される基準パツド、
Ｉ／Ｏ及びは内部データバス、１１はデー
タ出力バツフアを構成する１レベル出力側の
MOSトランジスタ、１２は同様に０レベル出力
側のMOSトランジスタ、１３及び１４は上記デ
ータ出力バツフア以外の内部回路の一部を構成す
るそれぞれデータ出力制御用のアンドゲート、１
５は集積回路内のVDD用配線、１６は同じくVSS
用配線であり、１７はこの集積回路に電源電圧
VDDを供給する外部直流電源、１８はこの電源１
７の安定化容量、１９はこの集積回路の出力デー
タによつて駆動される負荷容量である。
メモリの回路図である。図中破線で囲まれた部分
が集積回路の内部であり、Ｔ１はデータ出力パツ
ド、Ｔ２は電源電圧VDDが供給される電源パツ
ド、Ｔ３は基準電圧VSSが供給される基準パツド、
Ｉ／Ｏ及びは内部データバス、１１はデー
タ出力バツフアを構成する１レベル出力側の
MOSトランジスタ、１２は同様に０レベル出力
側のMOSトランジスタ、１３及び１４は上記デ
ータ出力バツフア以外の内部回路の一部を構成す
るそれぞれデータ出力制御用のアンドゲート、１
５は集積回路内のVDD用配線、１６は同じくVSS
用配線であり、１７はこの集積回路に電源電圧
VDDを供給する外部直流電源、１８はこの電源１
７の安定化容量、１９はこの集積回路の出力デー
タによつて駆動される負荷容量である。
さらに２０はこの集積回路のデータ出力パツド
Ｔ１と負荷容量１９とを接続するリードフレーム
部及び外部配線部であり、２１はこのリードフレ
ーム部及び外部配線部２０とデータ出力パツドＴ
１とを接続するボンデイング・ワイヤ、２２はこ
の集積回路の電源パツドＴ２と外部直流電源１７
とを接続するリードフレーム部及び外部配線部、
２３はこのリードフレーム部及び外部配線部２２
と電源パツドＴ２とを接続するボンデイング・ワ
イヤ、２４はこの集積回路の基準パツドＴ３と外
部直流電源１７とを接続するリードフレーム部及
び外部配線部、２５はこのリードフレーム部及び
外部配線部２４と基準パツドＴ３とを接続するボ
ンデイング・ワイヤであり、上記リードフレーム
部及び外部配線部２０，２２，２４にはそれぞれ
寄生的なインダクタンス成分及び抵抗成分が存在
しており、ボンデイング・ワイヤ２１，２３，２
５にはそれぞれ寄生的なインダクタンス成分が存
在している。さらに内部配線１５，１６にも寄生
的な抵抗成分が存在している。
Ｔ１と負荷容量１９とを接続するリードフレーム
部及び外部配線部であり、２１はこのリードフレ
ーム部及び外部配線部２０とデータ出力パツドＴ
１とを接続するボンデイング・ワイヤ、２２はこ
の集積回路の電源パツドＴ２と外部直流電源１７
とを接続するリードフレーム部及び外部配線部、
２３はこのリードフレーム部及び外部配線部２２
と電源パツドＴ２とを接続するボンデイング・ワ
イヤ、２４はこの集積回路の基準パツドＴ３と外
部直流電源１７とを接続するリードフレーム部及
び外部配線部、２５はこのリードフレーム部及び
外部配線部２４と基準パツドＴ３とを接続するボ
ンデイング・ワイヤであり、上記リードフレーム
部及び外部配線部２０，２２，２４にはそれぞれ
寄生的なインダクタンス成分及び抵抗成分が存在
しており、ボンデイング・ワイヤ２１，２３，２
５にはそれぞれ寄生的なインダクタンス成分が存
在している。さらに内部配線１５，１６にも寄生
的な抵抗成分が存在している。
このような集積回路で１レベルデータを出力す
る場合には、内部データバスのうちＩ／Ｏが１レ
ベル、が０レベルとなつており、この後、
内部制御信号φoutが１レベルに立上がることに
より、データ出力制御用の一方のアンドゲート１
３の出力信号のみが１レベルにされる。これによ
り、ソース、ドレイン間が電源パツドＴ２とデー
タ出力パツドＴ１との間に挿入されている１レベ
ル出力側のトランジスタ１１が導通し、このトラ
ンジスタ１１、パツドＴ１を介して負荷容量１９
の一端のノードＮ１が、第６図の波形図に示すよ
うに１レベルに順次充電される。このとき、VDD
側のリードフレーム部及び外部配線部２２、ボン
デイング・ワイヤ２３及び内部の配線１５それぞ
れに存在するインダクタンス成分と抵抗成分によ
るノイズの影響を受けて、電源電圧VDDのノード
Ｎ２には第６図の波形図に示すようにアンダーシ
ユートが発生する。このとき、基準電圧側の配線
１６のノードＮ３にも同様のアンダーシユートが
発生する。
る場合には、内部データバスのうちＩ／Ｏが１レ
ベル、が０レベルとなつており、この後、
内部制御信号φoutが１レベルに立上がることに
より、データ出力制御用の一方のアンドゲート１
３の出力信号のみが１レベルにされる。これによ
り、ソース、ドレイン間が電源パツドＴ２とデー
タ出力パツドＴ１との間に挿入されている１レベ
ル出力側のトランジスタ１１が導通し、このトラ
ンジスタ１１、パツドＴ１を介して負荷容量１９
の一端のノードＮ１が、第６図の波形図に示すよ
うに１レベルに順次充電される。このとき、VDD
側のリードフレーム部及び外部配線部２２、ボン
デイング・ワイヤ２３及び内部の配線１５それぞ
れに存在するインダクタンス成分と抵抗成分によ
るノイズの影響を受けて、電源電圧VDDのノード
Ｎ２には第６図の波形図に示すようにアンダーシ
ユートが発生する。このとき、基準電圧側の配線
１６のノードＮ３にも同様のアンダーシユートが
発生する。
これに対し、０レベルデータを出力する場合に
は、内部データバスのうちＩ／Ｏが０レベル、
Ｉ／Ｏが１レベルとなつており、この後、内部制
御信号φoutが１レベルに立上がることにより、
データ出力制御用の他方のアンドゲート１４の出
力信号のみが１レベルにされる。これにより、ソ
ース、ドレイン間がデータ出力パツドＴ１と基準
パツドＴ３の間に挿入されている０レベル出力側
のトランジスタ１２が導通し、パツドＴ１とこの
トランジスタ１２を介して負荷容量１９が放電さ
れ、その一端のノードＮ１が第７図の波形図に示
すように０レベルに順次放電される。このとき、
リードフレーム部及び外部配線部２４、ボンデイ
ング・ワイヤ２５及び内部の配線１６に存在する
インダクタンス成分と抵抗成分とによるノイズの
影響を受けて、基準電圧VSSのノードＮ３には第
７図の波形図に示すようにオーバーシユートが発
生する。このとき、電源電圧VDDのノードＮ２に
も同様のオーバーシユートが発生する。
は、内部データバスのうちＩ／Ｏが０レベル、
Ｉ／Ｏが１レベルとなつており、この後、内部制
御信号φoutが１レベルに立上がることにより、
データ出力制御用の他方のアンドゲート１４の出
力信号のみが１レベルにされる。これにより、ソ
ース、ドレイン間がデータ出力パツドＴ１と基準
パツドＴ３の間に挿入されている０レベル出力側
のトランジスタ１２が導通し、パツドＴ１とこの
トランジスタ１２を介して負荷容量１９が放電さ
れ、その一端のノードＮ１が第７図の波形図に示
すように０レベルに順次放電される。このとき、
リードフレーム部及び外部配線部２４、ボンデイ
ング・ワイヤ２５及び内部の配線１６に存在する
インダクタンス成分と抵抗成分とによるノイズの
影響を受けて、基準電圧VSSのノードＮ３には第
７図の波形図に示すようにオーバーシユートが発
生する。このとき、電源電圧VDDのノードＮ２に
も同様のオーバーシユートが発生する。
このような電源ノイズは集積回路の内部回路の
誤動作のみならず、外部電源系の安定化を妨害
し、各種の悪影響を及ぼすことになる。
誤動作のみならず、外部電源系の安定化を妨害
し、各種の悪影響を及ぼすことになる。
（発明が解決しようとする問題点）
このように従来では、データを出力する際に電
源にノイズが発生し、このノイズにより誤動作が
引き起こされるという欠点がある。そこで、この
発明はデータを出力する際に電源に発生するノイ
ズによる誤動作が防止できる半導体集積回路を提
供することを目的としている。
源にノイズが発生し、このノイズにより誤動作が
引き起こされるという欠点がある。そこで、この
発明はデータを出力する際に電源に発生するノイ
ズによる誤動作が防止できる半導体集積回路を提
供することを目的としている。
［発明の構成］
（問題点を解決するための手段）
この発明の半導体集積回路は、それぞれ異なる
配線を介して１つの高電位側のリードフレームと
接続された第１、第２の電源パツドと、それぞれ
異なる配線を介して１つの基準電位側のリードフ
レームと接続された第１、第２の基準パツドと、
データ出力用パツドと、ソース、ドレイン間が上
記第１の電源パツドと上記データ出力用パツドと
の間に挿入された第１のMOSトランジスタ及び
ソース、ドレイン間が上記第１の基準パツドと上
記データ出力用パツドとの間に挿入された第２の
MOSトランジスタからなるデータ出力バツフア
と、上記第２の電源パツドと第２の基準パツドと
の間の電圧が供給され、上記データ出力バツフア
内のMOSトランジスタのゲート駆動信号を発生
する駆動信号発生部を含む上記データ出力バツフ
ア以外の内部回路とから構成されている。
配線を介して１つの高電位側のリードフレームと
接続された第１、第２の電源パツドと、それぞれ
異なる配線を介して１つの基準電位側のリードフ
レームと接続された第１、第２の基準パツドと、
データ出力用パツドと、ソース、ドレイン間が上
記第１の電源パツドと上記データ出力用パツドと
の間に挿入された第１のMOSトランジスタ及び
ソース、ドレイン間が上記第１の基準パツドと上
記データ出力用パツドとの間に挿入された第２の
MOSトランジスタからなるデータ出力バツフア
と、上記第２の電源パツドと第２の基準パツドと
の間の電圧が供給され、上記データ出力バツフア
内のMOSトランジスタのゲート駆動信号を発生
する駆動信号発生部を含む上記データ出力バツフ
ア以外の内部回路とから構成されている。
（作用）
この発明の半導体集積回路では、データ出力バ
ツフアとデータ出力バツフア以外の内部回路とで
それぞれ電源パツド及び基準パツドを別個に設け
ることにより、データ出力バツフア側で発生する
ノイズによる影響を内部回路側に与えないように
している。
ツフアとデータ出力バツフア以外の内部回路とで
それぞれ電源パツド及び基準パツドを別個に設け
ることにより、データ出力バツフア側で発生する
ノイズによる影響を内部回路側に与えないように
している。
（実施例）
以下、図面を参照してこの発明の実施例を説明
する。第１図はこの発明を半導体メモリに実施し
た場合の構成を示す回路図である。
する。第１図はこの発明を半導体メモリに実施し
た場合の構成を示す回路図である。
図において、Ｔ１はデータ出力パツド、Ｔ１２
及びＴ２２はそれぞれ電源電圧VDDが供給される
電源パツド、Ｔ１３及びＴ２３はそれぞれ基準電
圧VSSが供給される基準パツド、Ｉ／Ｏ及び
Ｏは内部データバス、１１はデータ出力バツフア
を構成する１レベル出力側のＮチヤネルMOSト
ランジスタ、１２は同様に０レベル出力側のＮチ
ヤネルMOSトランジスタ、１３及び１４は上記
データ出力バツフア以外の内部回路の一部を構成
するそれぞれデータ出力制御用のアンドゲート、
１７はこの集積回路に電源電圧VDDを供給する外
部直流電源、１８はこの電源１７の安定化容量、
１９はこの集積回路の出力データによつて駆動さ
れる負荷容量である。
及びＴ２２はそれぞれ電源電圧VDDが供給される
電源パツド、Ｔ１３及びＴ２３はそれぞれ基準電
圧VSSが供給される基準パツド、Ｉ／Ｏ及び
Ｏは内部データバス、１１はデータ出力バツフア
を構成する１レベル出力側のＮチヤネルMOSト
ランジスタ、１２は同様に０レベル出力側のＮチ
ヤネルMOSトランジスタ、１３及び１４は上記
データ出力バツフア以外の内部回路の一部を構成
するそれぞれデータ出力制御用のアンドゲート、
１７はこの集積回路に電源電圧VDDを供給する外
部直流電源、１８はこの電源１７の安定化容量、
１９はこの集積回路の出力データによつて駆動さ
れる負荷容量である。
上記外部直流電源１７の高電位側はリードフレ
ーム及び外部配線部３０とボンデイング・ワイヤ
３１を介して上記一方の電源パツドＴ１２と接続
されており、かつ上記リードフレーム及び外部配
線部３０と上記とは異なるボンデイング・ワイヤ
３２を介して上記他方の電源パツドＴ２２と接続
されている。集積回路内部では、電源パツドＴ１
２に対しては内部配線３３を介してアンドゲート
１３，１４などの内部回路が接続され、電源パツ
ドＴ２２に対しては内部配線３４を介して上記ト
ランジスタ１１のソース、ドレイン間の一端が接
続されている。
ーム及び外部配線部３０とボンデイング・ワイヤ
３１を介して上記一方の電源パツドＴ１２と接続
されており、かつ上記リードフレーム及び外部配
線部３０と上記とは異なるボンデイング・ワイヤ
３２を介して上記他方の電源パツドＴ２２と接続
されている。集積回路内部では、電源パツドＴ１
２に対しては内部配線３３を介してアンドゲート
１３，１４などの内部回路が接続され、電源パツ
ドＴ２２に対しては内部配線３４を介して上記ト
ランジスタ１１のソース、ドレイン間の一端が接
続されている。
上記外部直流電源１７の基準電位側はリードフ
レーム及び外部配線部３５とボンデイング・ワイ
ヤ３６を介して上記一方の基準パツドＴ１３と接
続されており、かつ上記リードフレーム及び外部
配線部３５と上記とは異なるボンデイング・ワイ
ヤ３７を介して上記他方の基準パツドＴ２３と接
続されている。集積回路内部では、基準パツドＴ
１３に対しては内部配線３８を介してアンドゲー
ト１３，１４などの内部回路が接続され、基準パ
ツドＴ２３に対しては内部配線３９を介して上記
トランジスタ１２のソース、ドレイン間の一端が
接続されている。
レーム及び外部配線部３５とボンデイング・ワイ
ヤ３６を介して上記一方の基準パツドＴ１３と接
続されており、かつ上記リードフレーム及び外部
配線部３５と上記とは異なるボンデイング・ワイ
ヤ３７を介して上記他方の基準パツドＴ２３と接
続されている。集積回路内部では、基準パツドＴ
１３に対しては内部配線３８を介してアンドゲー
ト１３，１４などの内部回路が接続され、基準パ
ツドＴ２３に対しては内部配線３９を介して上記
トランジスタ１２のソース、ドレイン間の一端が
接続されている。
上記負荷容量１９はリードフレーム及び外部配
線部４０とボンデイング・ワイヤ４１を介して上
記データ出力パツドＴ１と接続されている。な
お、この場合にも、リードフレーム部及び外部配
線部３０，３５，４０にはそれぞれ寄生的なイン
ダクタンス成分及び抵抗成分が存在しており、ボ
ンデイング・ワイヤ３１，３２，３６，３７，４
１にはそれぞれ寄生的なインダクタンス成分が存
在し、さらに内部の配線３３，３４，３８，３９
には寄生的な抵抗成分が存在している。
線部４０とボンデイング・ワイヤ４１を介して上
記データ出力パツドＴ１と接続されている。な
お、この場合にも、リードフレーム部及び外部配
線部３０，３５，４０にはそれぞれ寄生的なイン
ダクタンス成分及び抵抗成分が存在しており、ボ
ンデイング・ワイヤ３１，３２，３６，３７，４
１にはそれぞれ寄生的なインダクタンス成分が存
在し、さらに内部の配線３３，３４，３８，３９
には寄生的な抵抗成分が存在している。
すなわち、この実施例回路では、データ出力バ
ツフア以外の内部回路に対して独自の電源パツド
Ｔ１２と基準パツドＴ１３を設け、トランジスタ
１１と１２からなるデータ出力バツフアに対して
も独自の電源パツドＴ２２と基準パツドＴ２３を
設け、電源パツドＴ１２とＴ２２とをそれぞれ異
なるボンデイング・ワイヤ３１，３２を介して外
部直流電源１７に接続し、基準パツドＴ１３とＴ
２３とをそれぞれ異なるボンデイング・ワイヤ３
６，３７を介して外部直流電源１７に接続するよ
うにしたものである。
ツフア以外の内部回路に対して独自の電源パツド
Ｔ１２と基準パツドＴ１３を設け、トランジスタ
１１と１２からなるデータ出力バツフアに対して
も独自の電源パツドＴ２２と基準パツドＴ２３を
設け、電源パツドＴ１２とＴ２２とをそれぞれ異
なるボンデイング・ワイヤ３１，３２を介して外
部直流電源１７に接続し、基準パツドＴ１３とＴ
２３とをそれぞれ異なるボンデイング・ワイヤ３
６，３７を介して外部直流電源１７に接続するよ
うにしたものである。
次に上記のような構成の回路の動作を説明す
る。
る。
まず、上記構成のメモリから１レベルデータを
出力する場合の動作を第２図の波形図を用いて説
明する。このときは内部データバスのうちＩ／Ｏ
が１レベル、が０レベルとなつている。こ
の後、内部制御信号φoutが１レベルに立上がる
ことによつて、データ出力制御用のアンドゲート
１３の出力信号が１レベルに立上がり、トランジ
スタ１１が導通する。このとき、外部直流電源１
７〜リードフレーム部及び外部配線部３０〜ボン
デイング・ワイヤ３２〜電源パツドＴ２２〜内部
の配線３４〜トランジスタ１１〜データ出力パツ
ドＴ１〜ボンデイング・ワイヤ４１〜リードフレ
ーム部及び外部配線部４０〜負荷容量１９〜VSS
の経路で電流が流れ、負荷容量１９が１レベルに
充電される。従つて、ノードＮ１１の信号は順次
１レベルに立上がる。このとき、従来と同様にリ
ードフレーム部及び外部配線部３０、ボンデイン
グ・ワイヤ３２及び内部の配線３４に存在してい
るインダクタンス成分と抵抗成分により、配線３
４のノードＮ２２には従来と同程度の大きさのア
ンダーシユートが発生する。ところが、内部回路
に電源電圧VDDを供給する配線３３は、トランジ
スタ１１による充電電流の経路から外れるため、
ボンデイング・ワイヤ３１及び配線３３に存在す
るインダクタンス成分及び抵抗成分によるノイズ
の影響は小さなものとなる。すなわち、この配線
３３のノードＮ１２に発生するアンダーシユート
はノードＮ２２に発生するものよりも大幅に低減
される。また、配線３８のノードＮ１３における
アンダーシユートもノードＮ１２と同程度に低減
される。このため、１レベルデータ出力時におけ
る内部回路の誤動作の発生を防止することができ
る。
出力する場合の動作を第２図の波形図を用いて説
明する。このときは内部データバスのうちＩ／Ｏ
が１レベル、が０レベルとなつている。こ
の後、内部制御信号φoutが１レベルに立上がる
ことによつて、データ出力制御用のアンドゲート
１３の出力信号が１レベルに立上がり、トランジ
スタ１１が導通する。このとき、外部直流電源１
７〜リードフレーム部及び外部配線部３０〜ボン
デイング・ワイヤ３２〜電源パツドＴ２２〜内部
の配線３４〜トランジスタ１１〜データ出力パツ
ドＴ１〜ボンデイング・ワイヤ４１〜リードフレ
ーム部及び外部配線部４０〜負荷容量１９〜VSS
の経路で電流が流れ、負荷容量１９が１レベルに
充電される。従つて、ノードＮ１１の信号は順次
１レベルに立上がる。このとき、従来と同様にリ
ードフレーム部及び外部配線部３０、ボンデイン
グ・ワイヤ３２及び内部の配線３４に存在してい
るインダクタンス成分と抵抗成分により、配線３
４のノードＮ２２には従来と同程度の大きさのア
ンダーシユートが発生する。ところが、内部回路
に電源電圧VDDを供給する配線３３は、トランジ
スタ１１による充電電流の経路から外れるため、
ボンデイング・ワイヤ３１及び配線３３に存在す
るインダクタンス成分及び抵抗成分によるノイズ
の影響は小さなものとなる。すなわち、この配線
３３のノードＮ１２に発生するアンダーシユート
はノードＮ２２に発生するものよりも大幅に低減
される。また、配線３８のノードＮ１３における
アンダーシユートもノードＮ１２と同程度に低減
される。このため、１レベルデータ出力時におけ
る内部回路の誤動作の発生を防止することができ
る。
このとき、内部配線３４に存在する抵抗成分が
大きいとノードＮ２２に発生するアンダーシユー
トは顕著となり、１レベルデータの読出し時間が
遅くなる可能性がある。ところが、ノードＮ１２
のアンダーシユートが軽減される分だけ内部回路
を従来よりも高速動作させることができ、結果的
にデータ出力時間の遅れは従来回路と比較して大
差なくなる。
大きいとノードＮ２２に発生するアンダーシユー
トは顕著となり、１レベルデータの読出し時間が
遅くなる可能性がある。ところが、ノードＮ１２
のアンダーシユートが軽減される分だけ内部回路
を従来よりも高速動作させることができ、結果的
にデータ出力時間の遅れは従来回路と比較して大
差なくなる。
次に、上記構成のメモリから０レベルデータを
出力する場合の動作を第３図の波形図を用いて説
明する。このときは内部データバスのうちＩ／Ｏ
が０レベル、が１レベルとなつている。こ
の後、内部制御信号φoutが１レベルに立上がる
ことによつて、データ出力制御用のアンドゲート
１４の出力信号が１レベルに立上がり、トランジ
スタ１２が導通する。このとき、負荷容量１９〜
リードフレーム部及び外部配線部４０〜ボンデイ
ング・ワイヤ４１〜データ出力パツドＴ１〜トラ
ンジスタ１２〜内部配線３９〜〜ボンデイング・
ワイヤ３７〜基準パツドＴ２３〜リードフレーム
部及び外部配線部３５の経路で電流が流れ、負荷
容量１９が０レベルに放電される。従つて、ノー
ドＮ１１の信号は０レベルに順次低下する。この
とき、従来と同様にリードフレーム部及び外部配
線部３５、ボンデイング・ワイヤ３７及び内部配
線３９に存在しているインダクタンス成分と抵抗
成分により、内部配線３９のノードＮ２３には従
来と同程度の大きなオーバーシユートが発生す
る。ところが、内部回路に基準電圧VSSを供給す
る内部配線３８は、トランジスタ１２の放電電流
の経路から外れるため、ボンデイング・ワイヤ３
６及び配線３８に存在するインダクタンス成分及
び抵抗成分によるノイズの影響は小さなものとな
る。すなわち、この配線３８のノードＮ１３に発
生するオーバーシユートはノードＮ２３に発生す
るものよりも大幅に低減される。また、配線３３
のノードＮ１２におけるオーバーシユートもノー
ドＮ１３と同程度に低減される。このため、０レ
ベルデータ出力時における内部回路の誤動作の発
生を防止することができる。
出力する場合の動作を第３図の波形図を用いて説
明する。このときは内部データバスのうちＩ／Ｏ
が０レベル、が１レベルとなつている。こ
の後、内部制御信号φoutが１レベルに立上がる
ことによつて、データ出力制御用のアンドゲート
１４の出力信号が１レベルに立上がり、トランジ
スタ１２が導通する。このとき、負荷容量１９〜
リードフレーム部及び外部配線部４０〜ボンデイ
ング・ワイヤ４１〜データ出力パツドＴ１〜トラ
ンジスタ１２〜内部配線３９〜〜ボンデイング・
ワイヤ３７〜基準パツドＴ２３〜リードフレーム
部及び外部配線部３５の経路で電流が流れ、負荷
容量１９が０レベルに放電される。従つて、ノー
ドＮ１１の信号は０レベルに順次低下する。この
とき、従来と同様にリードフレーム部及び外部配
線部３５、ボンデイング・ワイヤ３７及び内部配
線３９に存在しているインダクタンス成分と抵抗
成分により、内部配線３９のノードＮ２３には従
来と同程度の大きなオーバーシユートが発生す
る。ところが、内部回路に基準電圧VSSを供給す
る内部配線３８は、トランジスタ１２の放電電流
の経路から外れるため、ボンデイング・ワイヤ３
６及び配線３８に存在するインダクタンス成分及
び抵抗成分によるノイズの影響は小さなものとな
る。すなわち、この配線３８のノードＮ１３に発
生するオーバーシユートはノードＮ２３に発生す
るものよりも大幅に低減される。また、配線３３
のノードＮ１２におけるオーバーシユートもノー
ドＮ１３と同程度に低減される。このため、０レ
ベルデータ出力時における内部回路の誤動作の発
生を防止することができる。
ところで、上記実施例回路において、負荷容量
１９を０レベルに放電するためのトランジスタ１
２は基準パツドＴ２３を介して基準電圧VSSに接
続されている。従つて、このトランジスタ１２の
ゲート駆動信号を発生するアンドゲート１４も基
準パツドＴ２３を介して基準電圧VSSに接続する
ことが好ましい。すなわち、１レベルのデータを
出力する場合、トランジスタ１２のゲート駆動信
号はアンドゲート１４によつてVSSレベルにされ
る。ところが、このVSSレベルがノードＮ１３の
レベルであるとすると、前記第３図中のノード１
３と２３との間の電位差がトランジスタ１２のゲ
ート、ソース間に加えられることになる。そし
て、この電位差がトランジスタ１２の閾値電圧を
越えると、このトランジスタ１２がオンしてしま
う恐れがある。このような危険を避けるために
は、第４図の変形例回路に示すように、内部回路
のアンドゲート１４のみを基準パツドＴ２３側に
接続し、トランジスタ１２のVSSレベルが同じに
なるように構成すればよい。
１９を０レベルに放電するためのトランジスタ１
２は基準パツドＴ２３を介して基準電圧VSSに接
続されている。従つて、このトランジスタ１２の
ゲート駆動信号を発生するアンドゲート１４も基
準パツドＴ２３を介して基準電圧VSSに接続する
ことが好ましい。すなわち、１レベルのデータを
出力する場合、トランジスタ１２のゲート駆動信
号はアンドゲート１４によつてVSSレベルにされ
る。ところが、このVSSレベルがノードＮ１３の
レベルであるとすると、前記第３図中のノード１
３と２３との間の電位差がトランジスタ１２のゲ
ート、ソース間に加えられることになる。そし
て、この電位差がトランジスタ１２の閾値電圧を
越えると、このトランジスタ１２がオンしてしま
う恐れがある。このような危険を避けるために
は、第４図の変形例回路に示すように、内部回路
のアンドゲート１４のみを基準パツドＴ２３側に
接続し、トランジスタ１２のVSSレベルが同じに
なるように構成すればよい。
このように上記実施例回路によれば、データを
出力する際に電源に発生するノイズによる誤動作
を防止することができる。特に、出力ビツト数が
４ビツトや８ビツトなどのように多ビツト構成の
メモリについてはデータの読出しに伴うノイズの
発生が顕著であり、この発明はこのような多ビツ
ト系の出力ノイズの抑制に大きく寄与するもので
ある。さらに、内部回路の電源に発生するノイズ
を低減させることができるので、特に高速の
DRAMにこの発明を実施すればその効果は極め
て大きくなる。
出力する際に電源に発生するノイズによる誤動作
を防止することができる。特に、出力ビツト数が
４ビツトや８ビツトなどのように多ビツト構成の
メモリについてはデータの読出しに伴うノイズの
発生が顕著であり、この発明はこのような多ビツ
ト系の出力ノイズの抑制に大きく寄与するもので
ある。さらに、内部回路の電源に発生するノイズ
を低減させることができるので、特に高速の
DRAMにこの発明を実施すればその効果は極め
て大きくなる。
［発明の効果］
以上説明したようにこの発明によれば、データ
を出力する際に電源に発生するノイズによる誤動
作を防止することができる半導体集積回路を提供
することができる。
を出力する際に電源に発生するノイズによる誤動
作を防止することができる半導体集積回路を提供
することができる。
第１図はこの発明の一実施例の構成を示す回路
図、第２図及び第３図はそれぞれ上記実施例回路
の動作を説明するための波形図、第４図はこの発
明の変形例の回路図、第５図は従来回路の回路
図、第６図及び第７図はそれぞれ上記従来回路の
動作を説明するための波形図である。 １１……１レベル出力用のMOSトランジスタ、
１２……０レベル出力用のMOSトランジスタ、
１３，１４……データ出力制御用のアンドゲート
（内部回路）、１７……外部直流電源、１９……負
荷容量、３０，３５，４０……リードフレーム部
及び外部配線部、３１，３２，３６，３７……ボ
ンデイング・パツド、３３，３４，３８，３９…
…内部配線、Ｔ１……データ出力パツド、Ｔ１
２，Ｔ２２……電源パツド、Ｔ１３，Ｔ２３……
基準パツド、Ｉ／Ｏ，……内部データバ
ス。
図、第２図及び第３図はそれぞれ上記実施例回路
の動作を説明するための波形図、第４図はこの発
明の変形例の回路図、第５図は従来回路の回路
図、第６図及び第７図はそれぞれ上記従来回路の
動作を説明するための波形図である。 １１……１レベル出力用のMOSトランジスタ、
１２……０レベル出力用のMOSトランジスタ、
１３，１４……データ出力制御用のアンドゲート
（内部回路）、１７……外部直流電源、１９……負
荷容量、３０，３５，４０……リードフレーム部
及び外部配線部、３１，３２，３６，３７……ボ
ンデイング・パツド、３３，３４，３８，３９…
…内部配線、Ｔ１……データ出力パツド、Ｔ１
２，Ｔ２２……電源パツド、Ｔ１３，Ｔ２３……
基準パツド、Ｉ／Ｏ，……内部データバ
ス。
Claims (1)
- 【特許請求の範囲】 １ それぞれ異なる配線を介して１つの高電位側
のリードフレームと接続された第１、第２の電源
パツドと、 それぞれ異なる配線を介して１つの基準電位側
のリードフレームと接続された第１、第２の基準
パツドと、 データ出力用パツドと、 ソース、ドレイン間が上記第１の電源パツドと
上記データ出力用パツドとの間に挿入された第１
のMOSトランジスタ及びソース、ドレイン間が
上記第１の基準パツドと上記データ出力用パツド
との間に挿入された第２のMOSトランジスタか
らなるデータ出力バツフアと、 上記第２の電源パツドと第２の基準パツドとの
間の電圧が供給され、上記データ出力バツフア内
のMOSトランジスタのゲート駆動信号を発生す
る駆動信号発生部を含む上記データ出力バツフア
以外の内部回路と を具備したことを特徴とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62068254A JPS63234623A (ja) | 1987-03-23 | 1987-03-23 | 半導体集積回路 |
| US07/167,082 US4883978A (en) | 1987-03-23 | 1988-03-11 | Semiconductor device having reduced potential fluctuations |
| EP88302518A EP0284357A3 (en) | 1987-03-23 | 1988-03-22 | Semiconductor integrated circuit having a data output buffer circuit |
| KR1019880003126A KR910003598B1 (ko) | 1987-03-23 | 1988-03-23 | 독립의 전류통로에 접속된 데이터출력버퍼회로를 갖춘 반도체집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62068254A JPS63234623A (ja) | 1987-03-23 | 1987-03-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63234623A JPS63234623A (ja) | 1988-09-29 |
| JPH0473893B2 true JPH0473893B2 (ja) | 1992-11-24 |
Family
ID=13368434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62068254A Granted JPS63234623A (ja) | 1987-03-23 | 1987-03-23 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4883978A (ja) |
| EP (1) | EP0284357A3 (ja) |
| JP (1) | JPS63234623A (ja) |
| KR (1) | KR910003598B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6441314A (en) * | 1987-08-06 | 1989-02-13 | Nec Corp | Semiconductor integrated circuit |
| JPH0666674B2 (ja) * | 1988-11-21 | 1994-08-24 | 株式会社東芝 | 半導体集積回路の出力回路 |
| US5049763A (en) * | 1989-03-22 | 1991-09-17 | National Semiconductor Corporation | Anti-noise circuits |
| IT1239988B (it) * | 1990-03-30 | 1993-11-27 | Sgs Thomson Microelectronics | Stadio d'uscita dati,del tipo cosiddetto buffer,a ridotto rumore e per circuiti logici di tipo cmos |
| US4994691A (en) * | 1990-04-16 | 1991-02-19 | Advanced Micro Devices, Inc. | TTL-to-CML translator circuit |
| US5089721A (en) * | 1990-04-20 | 1992-02-18 | National Semiconductor Corp. | Ground bounce isolation and high speed output circuit |
| JPH04132252A (ja) * | 1990-09-21 | 1992-05-06 | Hitachi Ltd | 半導体集積回路装置 |
| US5149991A (en) * | 1991-06-06 | 1992-09-22 | National Semiconductor Corporation | Ground bounce blocking output buffer circuit |
| JP2567172B2 (ja) * | 1992-01-09 | 1996-12-25 | 株式会社東芝 | 半導体回路の出力段に配置される出力回路 |
| DE4324519C2 (de) * | 1992-11-12 | 1994-12-08 | Hewlett Packard Co | NCMOS - eine Hochleistungslogikschaltung |
| JP2508968B2 (ja) * | 1993-05-25 | 1996-06-19 | 日本電気株式会社 | 半導体装置 |
| US5572145A (en) * | 1995-09-06 | 1996-11-05 | Sony Corporation | Method for minimizing ground bounce in digital circuits via time domain shifts |
| KR100206604B1 (ko) * | 1996-06-29 | 1999-07-01 | 김영환 | 반도체 메모리 장치 |
| EP0896268B1 (en) * | 1997-08-07 | 2001-06-13 | STMicroelectronics S.r.l. | An integrated device for switching systems with filtered reference quantities |
| US6897643B2 (en) * | 2002-10-11 | 2005-05-24 | Monolithic Power Systems, Inc. | Integrated circuit driver having stable bootstrap power supply |
| GB2445502B (en) * | 2004-02-07 | 2008-08-13 | Samsung Electronics Co Ltd | Buffer circuit having electrostatic discharge protection |
| GB2430821B (en) * | 2004-02-07 | 2008-06-04 | Samsung Electronics Co Ltd | Buffer circuit having electrostatic discharge protection |
| JP2009088328A (ja) * | 2007-10-01 | 2009-04-23 | Nec Electronics Corp | 半導体集積回路 |
| JP6138074B2 (ja) * | 2014-03-07 | 2017-05-31 | 三菱電機株式会社 | 信号伝達回路 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6030152A (ja) * | 1983-07-28 | 1985-02-15 | Toshiba Corp | 集積回路 |
| US4567378A (en) * | 1984-06-13 | 1986-01-28 | International Business Machines Corporation | Driver circuit for controlling signal rise and fall in field effect transistor processors |
| DE3680265D1 (de) * | 1985-02-28 | 1991-08-22 | Sony Corp | Halbleiterschaltungsanordnung. |
| JPS61214532A (ja) * | 1985-03-20 | 1986-09-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61241964A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 半導体装置 |
| JPS6214520A (ja) * | 1985-07-12 | 1987-01-23 | Sony Corp | メモリの出力バツフア回路 |
| JPS62159917A (ja) * | 1986-01-08 | 1987-07-15 | Toshiba Corp | 集積回路におけるインバ−タ回路 |
| JPS62210725A (ja) * | 1986-03-12 | 1987-09-16 | Hitachi Ltd | 出力バツフア回路方式 |
| KR960013630B1 (ko) * | 1986-06-30 | 1996-10-10 | 페어차일드 세미콘덕터 코퍼레이션 | 집적회로에서의 접지 변동 감소 장치 |
| US4758743A (en) * | 1986-09-26 | 1988-07-19 | Motorola, Inc. | Output buffer with improved di/dt |
| US4731553A (en) * | 1986-09-30 | 1988-03-15 | Texas Instruments Incorporated | CMOS output buffer having improved noise characteristics |
| US4740717A (en) * | 1986-11-25 | 1988-04-26 | North American Philips Corporation, Signetics Division | Switching device with dynamic hysteresis |
| US4785201A (en) * | 1986-12-29 | 1988-11-15 | Integrated Device Technology, Inc. | High speed/high drive CMOS output buffer with inductive bounce suppression |
| US4777389A (en) * | 1987-08-13 | 1988-10-11 | Advanced Micro Devices, Inc. | Output buffer circuits for reducing ground bounce noise |
-
1987
- 1987-03-23 JP JP62068254A patent/JPS63234623A/ja active Granted
-
1988
- 1988-03-11 US US07/167,082 patent/US4883978A/en not_active Expired - Lifetime
- 1988-03-22 EP EP88302518A patent/EP0284357A3/en not_active Ceased
- 1988-03-23 KR KR1019880003126A patent/KR910003598B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0284357A2 (en) | 1988-09-28 |
| KR880011800A (ko) | 1988-10-31 |
| US4883978A (en) | 1989-11-28 |
| JPS63234623A (ja) | 1988-09-29 |
| KR910003598B1 (ko) | 1991-06-07 |
| EP0284357A3 (en) | 1989-12-13 |
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Legal Events
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|---|---|---|---|
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