JPH0473939A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0473939A
JPH0473939A JP2187652A JP18765290A JPH0473939A JP H0473939 A JPH0473939 A JP H0473939A JP 2187652 A JP2187652 A JP 2187652A JP 18765290 A JP18765290 A JP 18765290A JP H0473939 A JPH0473939 A JP H0473939A
Authority
JP
Japan
Prior art keywords
insulating film
metal wiring
bonding pad
opening
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2187652A
Other languages
English (en)
Inventor
Yoshitomo Numaguchi
沼口　喜伴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP2187652A priority Critical patent/JPH0473939A/ja
Publication of JPH0473939A publication Critical patent/JPH0473939A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/981—Auxiliary members, e.g. spacers
    • H10W72/983—Reinforcing structures, e.g. collars

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に高速化、高集積化に適
した半導体集積回路に関するものである。
〔従来の技術〕
従来技術による半導体装置について、第４図を参照して
説明する。
Ｐ型シリコン基板１にＮウェル２、Ｎ“型拡散層３、Ｐ
＋型拡散層４が形成され、保護ダイオードＤ１、Ｄ２を
構成している。
保護ダイオードＤ１、Ｄ２は絶縁膜５の開口を通して金
属配線６で接続され、さらに表面保護用の絶縁膜５ａで
覆われている。
その等価回路図を第３図に示す。
保護ダイオードＤ、　　Ｄ２から離れて設けられた絶縁
膜５ａの開口が、ボンディングパッド７として充分な面
積が確保されている。
〔発明が解決しようとする課題〕
金属配線のボンディングパッドと素子領域とが重ならな
いように、パターンレイアウトが設計されているため、
従来技術による半導体装置は、チップ面積が大きくなる
という問題があった。
〔課題を解決するための手段〕
本発明の半導体装置は、素子領域に重なるよう。
に金属配線のボンディングパッド直下が配置されている
ものである。
〔実施例〕
本発明の第１の実施例について、第１図を参照して説明
する。
Ｐ型シリコン基板１にＮウェル２、Ｎ＋型拡散層３、Ｐ
４型拡散層４が形成され、保護ダイオードＤ１、Ｄ２を
構成している。
保護ダイオードＤ１、Ｄ２は絶縁膜５の開口を通して金
属配線６で接続され、さらに表面保護用の絶縁膜５ａで
覆われている。
保護ダイオードＤ１、Ｄ２の上部に設けられた絶縁膜５
ａの開口が、ボンディングパッド７として充分な面積が
確保されている。
つぎに本発明の第２の実施例について、第２図を参照し
て説明する。
ここでは大面積の保護ダイオードＤ１のみの上部に設け
られた絶縁膜５ａの開口が、ボンディングパッド７とな
っている。
〔発明の効果〕
本発明において素子領域に重なるように金属配線のボン
ディングパッドを配置することにより、チップ面積の縮
小が可能になり、半導体装置の高速化、高集積化が容易
になった。
第１図は本発明の第１の実施例を示す断面図、第２図は
本発明の第２実施例を示す断面図、第３図は等価回路図
、第４図は従来技術による半導体装置を示す断面図。
１・・・Ｐ型シリコン基板、２・・・Ｎウェル、３・・
・Ｎ“型拡散層、４・・・Ｐ“型拡散層、５，５ａ・・
・絶縁膜、６・・・金属配線、７・・・ポンデイグパッ
ド。

Claims (1)

    【特許請求の範囲】
  1. 　金属配線のボンディングパッド直下に素子領域が存在
    することを特徴とする半導体装置。
JP2187652A 1990-07-16 1990-07-16 半導体装置 Pending JPH0473939A (ja)

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JPH0473939A true JPH0473939A (ja) 1992-03-09

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ID=16209845

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06310560A (ja) * 1993-04-23 1994-11-04 Toko Inc 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
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