JPH01114064A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH01114064A JPH01114064A JP62272217A JP27221787A JPH01114064A JP H01114064 A JPH01114064 A JP H01114064A JP 62272217 A JP62272217 A JP 62272217A JP 27221787 A JP27221787 A JP 27221787A JP H01114064 A JPH01114064 A JP H01114064A
- Authority
- JP
- Japan
- Prior art keywords
- diode
- present
- input terminal
- type polysilicon
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路の入力保護回路に関する。
従来、この種の入力保護回路は、基板表面に不純物を導
入し拡散層によるＰＮ接合を形成することにより、入力
端子と電源ラインとの間にダイオードを作っていた。
入し拡散層によるＰＮ接合を形成することにより、入力
端子と電源ラインとの間にダイオードを作っていた。
上述した従来の入力保護のためのダイオードは、基板表
面に拡散層を形成してるため、入力端子に大きな電圧や
電流サージが印加されると、キャリアが基板内を移動し
、寄生サイリスタがオンし、よく知られるようなラッチ
アップ現象を起こしやすいという欠点がある。
面に拡散層を形成してるため、入力端子に大きな電圧や
電流サージが印加されると、キャリアが基板内を移動し
、寄生サイリスタがオンし、よく知られるようなラッチ
アップ現象を起こしやすいという欠点がある。
本発明の入力保護回路は、集積回路の入力端子と電源配
線との間に接続されるダイオードを有する入力保護回路
において、このダイオードは基板表面の絶縁膜上の多結
晶シリコンにより形成されている。
線との間に接続されるダイオードを有する入力保護回路
において、このダイオードは基板表面の絶縁膜上の多結
晶シリコンにより形成されている。
従来の入力保護のための電源間のダイオードは、キャリ
アが基板内を移動することで寄生サイリスタをオンさせ
る原因をつくっていたのに対し、本発明では入力保護の
ための電源間のダイオードを基板表面の絶縁膜上に多結
晶シリコンによって形成するため、キャリアが基板内へ
注入されることがない。
アが基板内を移動することで寄生サイリスタをオンさせ
る原因をつくっていたのに対し、本発明では入力保護の
ための電源間のダイオードを基板表面の絶縁膜上に多結
晶シリコンによって形成するため、キャリアが基板内へ
注入されることがない。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を適用する回路図であり、第
２図は本発明の一実施例の平面図で、第３図は第２図の
ＹＹ線での断面図である。１１は基板表面であり、５ｉ
（ｈ（絶縁膜）１２の厚い膜でおおわれている。１３，
１４，１５，１Ｂはそれぞれ不純物の導入によってＰ型
又はＮ型になったポリシリコン（多結晶シリコン）であ
る。厚い５ｉＯ２１２上にあるＰ型、Ｎ型のポリシリコ
ン１３．１４の接合により、第１図のダイオードＤ２を
形成し、層間絶縁膜１７で覆われていない所でＶｓｓ１
８とのコンタクトをとっている。Ｐ型ポリシリコン１５
、Ｎｉポリシリコン１６も同様にダイオードＤ１を形成
し、ＶＤ、）１９とのコンタクトをとっている。入力２
０では入力パッドＡと内部素子を結ぶアルミニウム配線
とのコンタクトをとっている。
２図は本発明の一実施例の平面図で、第３図は第２図の
ＹＹ線での断面図である。１１は基板表面であり、５ｉ
（ｈ（絶縁膜）１２の厚い膜でおおわれている。１３，
１４，１５，１Ｂはそれぞれ不純物の導入によってＰ型
又はＮ型になったポリシリコン（多結晶シリコン）であ
る。厚い５ｉＯ２１２上にあるＰ型、Ｎ型のポリシリコ
ン１３．１４の接合により、第１図のダイオードＤ２を
形成し、層間絶縁膜１７で覆われていない所でＶｓｓ１
８とのコンタクトをとっている。Ｐ型ポリシリコン１５
、Ｎｉポリシリコン１６も同様にダイオードＤ１を形成
し、ＶＤ、）１９とのコンタクトをとっている。入力２
０では入力パッドＡと内部素子を結ぶアルミニウム配線
とのコンタクトをとっている。
以上の様に形成された入力保護ダイオードＤｉｐＤよけ
、基板表面１１から厚い５ｉＯ２１２によってかく離さ
れているため、入力端子に大きな電圧、電流サージが印
加されてもキャリアを基板表面１１に逃がすことがない
のでラッチアップを防止する。
、基板表面１１から厚い５ｉＯ２１２によってかく離さ
れているため、入力端子に大きな電圧、電流サージが印
加されてもキャリアを基板表面１１に逃がすことがない
のでラッチアップを防止する。
第４図は、本発明の他の実施例を適用する回路図であり
、第５図は、本発明の他の実施例の平面図である。２１
は第４図の入力端子と電源間のダイオードＤｓ、Ｄ４の
間にあるＮ型ポリシリコンの抵抗Ｒ１で、ダイオードＤ
ＩＤ４と同様に基板上の厚い５ｔｏ２（図示せず）の上
に形成されている。２２，２３，２４．２５は一実施例
と同様でダイオードＤ３．Ｄ４を形成している。２６は
電源間のダイオードと内部素子の間にあるＮ型ポリシリ
コンの抵抗Ｒ１である。
、第５図は、本発明の他の実施例の平面図である。２１
は第４図の入力端子と電源間のダイオードＤｓ、Ｄ４の
間にあるＮ型ポリシリコンの抵抗Ｒ１で、ダイオードＤ
ＩＤ４と同様に基板上の厚い５ｔｏ２（図示せず）の上
に形成されている。２２，２３，２４．２５は一実施例
と同様でダイオードＤ３．Ｄ４を形成している。２６は
電源間のダイオードと内部素子の間にあるＮ型ポリシリ
コンの抵抗Ｒ１である。
以上の様に、入力端子と、内部素子の間に電源間ダイオ
ードＤｌ、Ｄ４だけでなく、入力保護抵抗Ｒｒ 、 Ｒ
ｔも形成することで入力端子に大きな電圧、電流サージ
が印加された時のラッチアップ防止をさらに強化する。
ードＤｌ、Ｄ４だけでなく、入力保護抵抗Ｒｒ 、 Ｒ
ｔも形成することで入力端子に大きな電圧、電流サージ
が印加された時のラッチアップ防止をさらに強化する。
以上説明したように本発明は、入力保護のための入力端
子と電源配線との間ダイオードを基板表面上の５ｉＯｚ
の上に、Ｎ型°とＰ型の多結晶シリコンによって形成す
ることにより、入力端子に大きな電圧、電流サージが印
加された時のキャリアの基板への注入をふせぎ、ラッチ
アップを防止する効果がある。
子と電源配線との間ダイオードを基板表面上の５ｉＯｚ
の上に、Ｎ型°とＰ型の多結晶シリコンによって形成す
ることにより、入力端子に大きな電圧、電流サージが印
加された時のキャリアの基板への注入をふせぎ、ラッチ
アップを防止する効果がある。
第１図は本発明の一実施例を適用する回路図、第２図は
本発明の一実施例の平面図、第３図は第２図のＹＹ’線
斬線図面図４図は本発明の他の実施例を適用する回路図
であり、第５図は本発明の他の実施例の平面図である。 １１・・・・・・基板表面、１２・・・・・・ＳｉＯ□
、１３・・・・・・Ｐ型ポリシリコン、１４・・・・・
・Ｎ型ポリシリコン、１５・・・・・・Ｐ型ポリシリコ
ン、１６・・・・・・Ｎ型ポリシリコン、１７・・・・
・・層間絶縁膜、１８・・・・・・抗Ｒ，，２２・・・
・・・Ｐ型ポリシリコン、２３・・・・・・Ｎ型ポリシ
リコン、２４・・・・・・Ｐ型ポリシリコン、２５・・
・・・・Ｎ型ポリシリコン、２６・・・・・・抵抗Ｒ６
゜代理人 弁理士 内 原 晋 第１ 図 内ｎ素子 ｙｆ！ｉ２１ｉＪ 第３同 扁４図” 内榔索多 ２筋５図
本発明の一実施例の平面図、第３図は第２図のＹＹ’線
斬線図面図４図は本発明の他の実施例を適用する回路図
であり、第５図は本発明の他の実施例の平面図である。 １１・・・・・・基板表面、１２・・・・・・ＳｉＯ□
、１３・・・・・・Ｐ型ポリシリコン、１４・・・・・
・Ｎ型ポリシリコン、１５・・・・・・Ｐ型ポリシリコ
ン、１６・・・・・・Ｎ型ポリシリコン、１７・・・・
・・層間絶縁膜、１８・・・・・・抗Ｒ，，２２・・・
・・・Ｐ型ポリシリコン、２３・・・・・・Ｎ型ポリシ
リコン、２４・・・・・・Ｐ型ポリシリコン、２５・・
・・・・Ｎ型ポリシリコン、２６・・・・・・抵抗Ｒ６
゜代理人 弁理士 内 原 晋 第１ 図 内ｎ素子 ｙｆ！ｉ２１ｉＪ 第３同 扁４図” 内榔索多 ２筋５図
Claims (1)
- 入力端子と電源配線との間に多結晶半導体で構成され
るダイオードを入力保護回路として有することを特徴と
する集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272217A JPH01114064A (ja) | 1987-10-27 | 1987-10-27 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272217A JPH01114064A (ja) | 1987-10-27 | 1987-10-27 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01114064A true JPH01114064A (ja) | 1989-05-02 |
Family
ID=17510744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62272217A Pending JPH01114064A (ja) | 1987-10-27 | 1987-10-27 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01114064A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5672895A (en) * | 1993-02-12 | 1997-09-30 | Fujitsu, Ltd. | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
-
1987
- 1987-10-27 JP JP62272217A patent/JPH01114064A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5672895A (en) * | 1993-02-12 | 1997-09-30 | Fujitsu, Ltd. | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
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