JPH0473959A - 半導体パッケージ - Google Patents

半導体パッケージ

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Publication number
JPH0473959A
JPH0473959A JP18765890A JP18765890A JPH0473959A JP H0473959 A JPH0473959 A JP H0473959A JP 18765890 A JP18765890 A JP 18765890A JP 18765890 A JP18765890 A JP 18765890A JP H0473959 A JPH0473959 A JP H0473959A
Authority
JP
Japan
Prior art keywords
leads
package
semiconductor package
bent
inwardly
Prior art date
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Pending
Application number
JP18765890A
Other languages
English (en)
Inventor
Naomi Inoue
尚美 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP18765890A priority Critical patent/JPH0473959A/ja
Publication of JPH0473959A publication Critical patent/JPH0473959A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体パッケージに関し、特に表面実装型半
導体パッケージに関する。
〔従来の技術〕
従来、パッケージサイズに対し、リードの本数が多い場
合の半導体パッケージは、第４図の断面図および第５図
の平面図に示すように、パッケージ２０本体の側面２１
より外方に長短交互にリード２２．２３が延出し、実装
基板２４に半田付けする位置を２５．２６と、半導体パ
ッケージから距離をとることによりリード間隔が狭くて
も支障がないようにしていた。
また、第６図は、基板２４に穴２７をあけて半田付けす
る場合であるが、リード２２とリード２３の接触を防ぐ
なめリードを交互に配していた。
〔発明が解決しようとする課題〕
上述した従来の半導体パッケージは、基板に実装した場
合、リードの長短の差の分、実装基板の面積が大きくな
るという欠点がある。
〔課題を解決するための手段〕
本発明の半導体パッケージは、パッケージ本体の側面か
ら交互に延出する外曲げリードと内曲げリードを有して
いる。
〔実施例〕
次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例の縦断面図である。リード１
２は、パッケージ１０本体の側面１１より外方へ延出し
、また、リード１３はパッケージ１０の本体の側面１１
より低比するが、パッケージの内側に曲げ、それぞれ、
第２図に示すように交互に配しである。第１図は、実装
させた場合の例である。
第３図は、本発明の第２の実施例で基板１４に穴１７を
あけて半田付けした場合の断面図である。
〔発明の効果〕
以上説明したように本発明は、パッケージ本体の側面よ
り外曲げのリードと内命げのリードを交互に配し、半田
付は位置の物理的距離をとることにより、リード間隔が
狭くてもリードとリードが接触せずに基板の実装面積を
小さくできる効果がある。
従来例の半導体パッケージの縦断面図、第５図は第４図
を上から見た平面図、第６図は従来例の基板に穴をあけ
て半田付けする場合の断面図である。
１０．２０・・・パッケージ、１１．２１・・・バツケ
ー７ジ側面、１２．１３．２５．２６・・・半田付は位
置、１７．２７・・・穴。

Claims (1)

    【特許請求の範囲】
  1. 　半導体パッケージにおいて、パッケージ本体の側面よ
    り、外曲げのリードと内曲げのリードを交互に配するこ
    とを特徴とする半導体パッケージ。
JP18765890A 1990-07-16 1990-07-16 半導体パッケージ Pending JPH0473959A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18765890A JPH0473959A (ja) 1990-07-16 1990-07-16 半導体パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18765890A JPH0473959A (ja) 1990-07-16 1990-07-16 半導体パッケージ

Publications (1)

Publication Number Publication Date
JPH0473959A true JPH0473959A (ja) 1992-03-09

Family

ID=16209930

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18765890A Pending JPH0473959A (ja) 1990-07-16 1990-07-16 半導体パッケージ

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JP (1) JPH0473959A (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0236051B2 (ja) * 1984-05-22 1990-08-15 Kogyo Gijutsuin

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0236051B2 (ja) * 1984-05-22 1990-08-15 Kogyo Gijutsuin

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