JPH02119746U - - Google Patents
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- Publication number
- JPH02119746U JPH02119746U JP2770789U JP2770789U JPH02119746U JP H02119746 U JPH02119746 U JP H02119746U JP 2770789 U JP2770789 U JP 2770789U JP 2770789 U JP2770789 U JP 2770789U JP H02119746 U JPH02119746 U JP H02119746U
- Authority
- JP
- Japan
- Prior art keywords
- port
- memory
- data signal
- signal group
- error detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000009977 dual effect Effects 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims 7
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
第１図は本考案によるメモリ装置の一実施例を
示すブロツク図、第２図は本考案の動作原理を説
明するためのタイミング図、第３図は従来のメモ
リ装置のブロツク図、第４図は従来のメモリ装置
の動作原理を説明するためのタイミング図である
。 図において、１は第１のデユアルポートメモリ
、２は第２のデユアルポートメモリ、３はＥＣＣ
発生回路、４はＥＣＣ用メモリ、５は制御回路、
イは第１の入力データ信号群、ロは第１の出力デ
ータ信号群、ハは第２の入力データ信号群、ニは
第２の出力データ信号群、ホはＥＣＣ、ヘは第１
の入力データ選択信号、トは第２の入力データ選
択信号、チは書込みタイミング信号、リは第１の
第１ポート書込み信号、ヌは第２の第１ポート書
込み信号、ルは第２ポート読出し信号、ヲはＥＣ
Ｃ書込み信号、ワはメモリアドレスである。なお
、各図中同一符号は同一または相当部分を示す。
示すブロツク図、第２図は本考案の動作原理を説
明するためのタイミング図、第３図は従来のメモ
リ装置のブロツク図、第４図は従来のメモリ装置
の動作原理を説明するためのタイミング図である
。 図において、１は第１のデユアルポートメモリ
、２は第２のデユアルポートメモリ、３はＥＣＣ
発生回路、４はＥＣＣ用メモリ、５は制御回路、
イは第１の入力データ信号群、ロは第１の出力デ
ータ信号群、ハは第２の入力データ信号群、ニは
第２の出力データ信号群、ホはＥＣＣ、ヘは第１
の入力データ選択信号、トは第２の入力データ選
択信号、チは書込みタイミング信号、リは第１の
第１ポート書込み信号、ヌは第２の第１ポート書
込み信号、ルは第２ポート読出し信号、ヲはＥＣ
Ｃ書込み信号、ワはメモリアドレスである。なお
、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 第１の入力データ信号群を第１ポート（Ｐｏｒ
ｔ）の入力とし、第１の出力データ信号群を第２
ポートに出力する第１のデユアルポートメモリ（
Ｄｕａｌ Ｐｏｒｔ Ｍｅｍｏｒｙ）と、第２の
入力データ信号群を第１ポートの入力とし第２の
出力データ信号群を第２ポートに出力する第２の
デユアルポートメモリと、第１の出力データ信号
群と第２の出力データ信号群を入力とし決められ
たエラー検出修正コードを出力するエラー検出修
正コード発生回路と、上記エラー検出修正コード
を入力するエラー検出修正コード用メモリと、第
１の入力データ選択信号と第２の入力データ選択
信号及び第１の入力データ信号群と第２の入力デ
ータ信号群をメモリに入力するための書込みタイ
ミング信号を入力とし、第１のデユアルポートメ
モリの第１ポートの書込みを制御する第１の第１
ポート書込み信号と第２のデユアルポートメモリ
の第１ポートの書込みを制御する第２の第１ポー
ト書込み信号と、第１のデユアルポートメモリと
第２のデユアルポートメモリの第２ポートの読出
しを制御する第２ポート読出し信号と、エラー検
出修正コード用メモリの書込みを制御するエラー
検出修正コード書込み信号を発生する制御回路か
ら構成されたメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2770789U JPH02119746U (ja) | 1989-03-10 | 1989-03-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2770789U JPH02119746U (ja) | 1989-03-10 | 1989-03-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02119746U true JPH02119746U (ja) | 1990-09-27 |
Family
ID=31250433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2770789U Pending JPH02119746U (ja) | 1989-03-10 | 1989-03-10 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02119746U (ja) |
-
1989
- 1989-03-10 JP JP2770789U patent/JPH02119746U/ja active Pending
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