JPH0475661B2 - - Google Patents
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- Publication number
- JPH0475661B2 JPH0475661B2 JP57194647A JP19464782A JPH0475661B2 JP H0475661 B2 JPH0475661 B2 JP H0475661B2 JP 57194647 A JP57194647 A JP 57194647A JP 19464782 A JP19464782 A JP 19464782A JP H0475661 B2 JPH0475661 B2 JP H0475661B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- cycle time
- cycle
- test
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/025—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle two
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は集積回路のテスト容易化技術に関す
る。より詳しくいえば、集積回路の動作モードの
変更を容易に指示できる機能を持つ集積回路に関
する。
る。より詳しくいえば、集積回路の動作モードの
変更を容易に指示できる機能を持つ集積回路に関
する。
［発明の技術的背景とその問題点］
最近、半導体集積回路技術の進歩に伴い集積回
路内部のゲート数が大幅に増加した。するとそれ
に比例して集積回路の端子数も増加し、集積回路
パツケージの形が大型になつてきた。集積回路の
製品単価は集積回路パツケージの大きさにも比例
することから、大型化するとその分単価が高騰す
るという問題を生じた。いいかえれば、簡単には
端子を追加することができないという問題が起つ
てきた。
路内部のゲート数が大幅に増加した。するとそれ
に比例して集積回路の端子数も増加し、集積回路
パツケージの形が大型になつてきた。集積回路の
製品単価は集積回路パツケージの大きさにも比例
することから、大型化するとその分単価が高騰す
るという問題を生じた。いいかえれば、簡単には
端子を追加することができないという問題が起つ
てきた。
特にマイクロプロセツサ等においては端子数を
極力押えるために、全端子役割が決められ、余分
な端子が無い場合もあり、その結果、端子の追加
を伴うあらたな機能の追加ができなくなるという
問題が生じた。
極力押えるために、全端子役割が決められ、余分
な端子が無い場合もあり、その結果、端子の追加
を伴うあらたな機能の追加ができなくなるという
問題が生じた。
一方、集積回路の高集積化が進むとその機能は
複雑になり、全ての機能を完全にテストすること
が次第に困難になつてきた。そこで従来から、テ
スト専用の回路を集積回路内部に追加する方法が
考えられてきた。そして、集積回路の動作モード
をランモードとテストモードの二つにわけ、テス
トモードでテスト専用回路を用いてテストしてい
た。ところが、ランモードからテストモードに移
る手段としては、テスト開始命令を実行するか、
テスト開始用の端子を追加し、その端子にテスト
開始信号を入力する方法によつていた。
複雑になり、全ての機能を完全にテストすること
が次第に困難になつてきた。そこで従来から、テ
スト専用の回路を集積回路内部に追加する方法が
考えられてきた。そして、集積回路の動作モード
をランモードとテストモードの二つにわけ、テス
トモードでテスト専用回路を用いてテストしてい
た。ところが、ランモードからテストモードに移
る手段としては、テスト開始命令を実行するか、
テスト開始用の端子を追加し、その端子にテスト
開始信号を入力する方法によつていた。
ここでプログラム用ROM内蔵型のマイクロプ
ロセツサの場合、ランモードでは命令を外から供
給できないため、テスト開始命令による方法はと
れず、テスト開始端子を一端子もうけて行う方法
によつた。ところが、全ての端子の役割がきめら
れている場合、テスト開始の為に一端子追加する
ことにより、集積回路のパツケージが大型になり
集積回路の単価が高騰するという問題が生じた。
ロセツサの場合、ランモードでは命令を外から供
給できないため、テスト開始命令による方法はと
れず、テスト開始端子を一端子もうけて行う方法
によつた。ところが、全ての端子の役割がきめら
れている場合、テスト開始の為に一端子追加する
ことにより、集積回路のパツケージが大型になり
集積回路の単価が高騰するという問題が生じた。
［発明の目的］
テスト用の端子を新たに追加すること無しに、
外部から供給されるクロツクのサイクルタイムの
変動を誤りなくしかも即座に検出して、テスト開
始を知らせることができる集積回路を提供するこ
とを目的とする。
外部から供給されるクロツクのサイクルタイムの
変動を誤りなくしかも即座に検出して、テスト開
始を知らせることができる集積回路を提供するこ
とを目的とする。
［発明の概要］
外部から供給されるクロツクのサイクルタイム
が変動したときに、変動したサイクルタイムとそ
の直前の通常のサイクルタイムとを比較してこの
変動を検出し、検出された変動が所定の範囲を越
えたときに動作モードの切り換えを行う。
が変動したときに、変動したサイクルタイムとそ
の直前の通常のサイクルタイムとを比較してこの
変動を検出し、検出された変動が所定の範囲を越
えたときに動作モードの切り換えを行う。
［発明の効果］
テスト用に端子を追加すること無しに、外部か
ら供給されるクロツクのサイクルタイムの変動
を、誤動作を起こしたり時間遅れを伴つたりする
ことなく検出して動作モードを切り換えることが
でき、しかもこの変動検出によるモード切り換え
の信頼性を向上させることのできる集積回路を実
現できる。集積回路のパツケージを大型化せず
に、元と同じ大きさで済ませることができる。い
いかえれば、チツプの高騰を押えることができ
る。
ら供給されるクロツクのサイクルタイムの変動
を、誤動作を起こしたり時間遅れを伴つたりする
ことなく検出して動作モードを切り換えることが
でき、しかもこの変動検出によるモード切り換え
の信頼性を向上させることのできる集積回路を実
現できる。集積回路のパツケージを大型化せず
に、元と同じ大きさで済ませることができる。い
いかえれば、チツプの高騰を押えることができ
る。
［発明の実施例］
第１図が、本発明による一実施例の１サイクル
タイムの値を変動させるクロツクを作る回路図で
ある。なお、この実施例では、サイクルタイムを
倍の遅さに変動させている。
タイムの値を変動させるクロツクを作る回路図で
ある。なお、この実施例では、サイクルタイムを
倍の遅さに変動させている。
１はテストの対象となる被テスト集積回路の全
体、２はクロツクを作るクロツク発生回路であ
る。３はTESTAというフリツプフロツプであ
り、４はTESTBというフリツプフロツプであ
る。５はAND回路、６はNOT回路、７はOR回
路である。８がクロツク発生回路２の出力信号
CLOCKAであり、９がAND回路５の出力で被テ
スト集積回路１に送られるCLOCKBである。そ
して、１０がシステムクリア信号SCLRである。
体、２はクロツクを作るクロツク発生回路であ
る。３はTESTAというフリツプフロツプであ
り、４はTESTBというフリツプフロツプであ
る。５はAND回路、６はNOT回路、７はOR回
路である。８がクロツク発生回路２の出力信号
CLOCKAであり、９がAND回路５の出力で被テ
スト集積回路１に送られるCLOCKBである。そ
して、１０がシステムクリア信号SCLRである。
第２図が、本発明による一実施例のタイミング
チヤートである。C0サイクルからC3サイクルま
でを表している。タイミングチヤートの信号は上
からCLOCKA８であり、次はTESTA３のクロ
ツク端子に入力するテスト開始パルスである。そ
の次の二つはTESTA３とTESTB４の各フリツ
プフロツプの出力端子である。最後がCLOCKB
９である。
チヤートである。C0サイクルからC3サイクルま
でを表している。タイミングチヤートの信号は上
からCLOCKA８であり、次はTESTA３のクロ
ツク端子に入力するテスト開始パルスである。そ
の次の二つはTESTA３とTESTB４の各フリツ
プフロツプの出力端子である。最後がCLOCKB
９である。
第３図は本発明による一実施例の被テスト集積
回路内部の一部の回路図である。さらに詳しくい
うと１サイクルタイムの変動を検出してモードを
制御する回路図である。１１は１サイクルタイム
の変動を検出するのに必要なクロツクをつくるテ
ストクロツク発振回路である。テストクロツク発
振回路１１の発振周波数はCLOCKB９より数倍
高速にする。たとえば、NOT回路を奇数個ルー
プ状に接続すればできる。１２はCLOCKB９の
１サイクル毎に出力を反転する反転回路である。
１３１，１３２は第１と第２のアツプカウンタで
あり、テストクロツク発振回路１１から送られて
くるクロツクにもとずいてカウントアツプする。
第１および第２のアツプカウンタ１３１，１３２
は逆相で動作し、CLOCKB９があるサイクル間
（反転回路１２が１の時は第１のアツプカウンタ
１３１がカウントアツプし、反転回路１２が０の
間は第２のアツプカウンタ１３２がカウントアツ
プし続ける）カウントし続け、次のサイクルにな
るとリセツトする。１４１，１４２は第１および
第２のアツプカウンタ１３１，１３２の値を反転
回路１２の立下りで格納する第１のレジスタおよ
び第２のレジスタである。１５は第１のレジスタ
１３の値と、第２のレジスタ１４の値の差の絶対
値を計算する引算回路である。１６は引算回路の
値がある値以上だと１になる変動検出回路であ
る。ここで、テストクロツク発振回路１１のクロ
ツクとCLOCKB９とは非同期であり、かつ、そ
れぞれの発振の安定性から、引算回路１５の値が
１ではなく、２あるいは３以上とした方が誤動作
の危険性がなくなる。１７はモードフリツプフロ
ツプであり、変動検出回路１６からパルスが印加
されるとモードを変更する。
回路内部の一部の回路図である。さらに詳しくい
うと１サイクルタイムの変動を検出してモードを
制御する回路図である。１１は１サイクルタイム
の変動を検出するのに必要なクロツクをつくるテ
ストクロツク発振回路である。テストクロツク発
振回路１１の発振周波数はCLOCKB９より数倍
高速にする。たとえば、NOT回路を奇数個ルー
プ状に接続すればできる。１２はCLOCKB９の
１サイクル毎に出力を反転する反転回路である。
１３１，１３２は第１と第２のアツプカウンタで
あり、テストクロツク発振回路１１から送られて
くるクロツクにもとずいてカウントアツプする。
第１および第２のアツプカウンタ１３１，１３２
は逆相で動作し、CLOCKB９があるサイクル間
（反転回路１２が１の時は第１のアツプカウンタ
１３１がカウントアツプし、反転回路１２が０の
間は第２のアツプカウンタ１３２がカウントアツ
プし続ける）カウントし続け、次のサイクルにな
るとリセツトする。１４１，１４２は第１および
第２のアツプカウンタ１３１，１３２の値を反転
回路１２の立下りで格納する第１のレジスタおよ
び第２のレジスタである。１５は第１のレジスタ
１３の値と、第２のレジスタ１４の値の差の絶対
値を計算する引算回路である。１６は引算回路の
値がある値以上だと１になる変動検出回路であ
る。ここで、テストクロツク発振回路１１のクロ
ツクとCLOCKB９とは非同期であり、かつ、そ
れぞれの発振の安定性から、引算回路１５の値が
１ではなく、２あるいは３以上とした方が誤動作
の危険性がなくなる。１７はモードフリツプフロ
ツプであり、変動検出回路１６からパルスが印加
されるとモードを変更する。
次に本発明の一実施例の動作について、第１図
と第２図を参考にしながら説明する。
と第２図を参考にしながら説明する。
ランモードではSCLR１０によりクリアされる
とTESTA３の出力は０になり続ける。従つて
TESTB４の出力は０のままになり、NOT回路
６の出力は１になり続ける。そこでAND回路５
の出力であるCLOCKB９には、クロツク発生回
路２の出力がそのまま出力する。また、図示して
はいないがモードフリツプフロツプ１７もクリア
され、ランモードを示している。
とTESTA３の出力は０になり続ける。従つて
TESTB４の出力は０のままになり、NOT回路
６の出力は１になり続ける。そこでAND回路５
の出力であるCLOCKB９には、クロツク発生回
路２の出力がそのまま出力する。また、図示して
はいないがモードフリツプフロツプ１７もクリア
され、ランモードを示している。
一方、テストを開始させるため、C0サイクル
からC1サイクルにかけてテスト開始パルスを発
生させる（このパルスはCLOCKA８とは非同期
である）。このパルスをTESTA３のクロツク端
子に送ると、TESTA３はパルスの立下りで１に
なる。すると、C1サイクル最後でTESTB４の出
力は１になり、AND回路５の一方の入力は０に
なる。またこの時、TESTA３はOR回路７の出
力が１になるのでクリアされて０になる。
TESTB４はC2サイクルの間１になり、その最後
で再び０になる。従つてAND回路５の出力であ
る被テスト集積回路１のクロツクCLOCKB９は
C2サイクルの間０になり続ける。つまり、C2＋
C3の時間が１サイクルとなる。こうして、１サ
イクルタイムの値を変動させることができる。
からC1サイクルにかけてテスト開始パルスを発
生させる（このパルスはCLOCKA８とは非同期
である）。このパルスをTESTA３のクロツク端
子に送ると、TESTA３はパルスの立下りで１に
なる。すると、C1サイクル最後でTESTB４の出
力は１になり、AND回路５の一方の入力は０に
なる。またこの時、TESTA３はOR回路７の出
力が１になるのでクリアされて０になる。
TESTB４はC2サイクルの間１になり、その最後
で再び０になる。従つてAND回路５の出力であ
る被テスト集積回路１のクロツクCLOCKB９は
C2サイクルの間０になり続ける。つまり、C2＋
C3の時間が１サイクルとなる。こうして、１サ
イクルタイムの値を変動させることができる。
次に、被テスト集積回路１の内部の動作につい
て第３図を参考にしながら説明する。本実施例で
はテストクロツク発振回路１１はCLOCKA８の
４倍で発振しているとする。
て第３図を参考にしながら説明する。本実施例で
はテストクロツク発振回路１１はCLOCKA８の
４倍で発振しているとする。
C0サイクルでは第１のアツプカウンタ１３１
が動作しているとすると、サイクルの終了時に第
１の記憶回路１４１に４が入る。
が動作しているとすると、サイクルの終了時に第
１の記憶回路１４１に４が入る。
C1サイクルでは第２のアツプカウンレ１３２
が動作し、サイクル終了時に第２の記憶回路１４
２に４が入る。C0サイクルとC1サイクルではサ
イクルタイムは同じなので、引算回路１５の出力
値は０になり、変動検出回路１６は０のままであ
り、モードフリツプフロツプ１７を反転させるに
はいたらない。
が動作し、サイクル終了時に第２の記憶回路１４
２に４が入る。C0サイクルとC1サイクルではサ
イクルタイムは同じなので、引算回路１５の出力
値は０になり、変動検出回路１６は０のままであ
り、モードフリツプフロツプ１７を反転させるに
はいたらない。
次にC2サイクルではCLOCKB９は０のままで
ある。従つて、反転回路１２は１のままになり、
第１のアツプカウンタ１３１は動作し続ける。こ
れはC3サイクルの最後まで続く。この結果、第
１のアツプカウンタ１３１は８になる。そして、
C3サイクルの終了時に、その値が第１の記憶回
路１４１に入る。すると、引算回路１５の出力は
４になり、変動検出回路１６が変動を検出して出
力を１にする。
ある。従つて、反転回路１２は１のままになり、
第１のアツプカウンタ１３１は動作し続ける。こ
れはC3サイクルの最後まで続く。この結果、第
１のアツプカウンタ１３１は８になる。そして、
C3サイクルの終了時に、その値が第１の記憶回
路１４１に入る。すると、引算回路１５の出力は
４になり、変動検出回路１６が変動を検出して出
力を１にする。
なお、この直後のC4サイクル（図示はしてい
ない）では第２の記憶回路１４１の値（C4サイ
クル値＝４）と第１の記憶回路１４１の値（C2
サイクル＋C3サイクル＝８）とで引算回路１５
の出力は４のままである。従つて、変動検出回路
１６は１になつている。
ない）では第２の記憶回路１４１の値（C4サイ
クル値＝４）と第１の記憶回路１４１の値（C2
サイクル＋C3サイクル＝８）とで引算回路１５
の出力は４のままである。従つて、変動検出回路
１６は１になつている。
その次のC5サイクルでは第１の記憶回路１４
１の値（C5サイクル＝４）と第２の記憶回路１
４２の値（C4サイクル＝４）とが等しいので、
変動検出回路１６は０になる。こうして、モード
フリツプフロツプ１７を反転してテストモードに
入る。テストの終了はテスト開始時と同様な処理
をすればよい。つまり、全てのテストが終了した
ところでクロツクを一発以上抜くことにより、変
動検出回路１６の出力に２サイクルに渡るパルス
を発生させる。このパルスでモードフリツプフロ
ツプ１７は再び反転して０になり、ランモードに
入る。
１の値（C5サイクル＝４）と第２の記憶回路１
４２の値（C4サイクル＝４）とが等しいので、
変動検出回路１６は０になる。こうして、モード
フリツプフロツプ１７を反転してテストモードに
入る。テストの終了はテスト開始時と同様な処理
をすればよい。つまり、全てのテストが終了した
ところでクロツクを一発以上抜くことにより、変
動検出回路１６の出力に２サイクルに渡るパルス
を発生させる。このパルスでモードフリツプフロ
ツプ１７は再び反転して０になり、ランモードに
入る。
上記の実施例では第１図の一実施例で１サイク
ルタイムを倍の遅さにしたが、数倍の遅さにして
も良いし逆に早くしても良い。
ルタイムを倍の遅さにしたが、数倍の遅さにして
も良いし逆に早くしても良い。
上記実施例によれば、集積回路の動作周波数と
は無関係に、サイクルタイムを若干変動すれば良
い。つまり、最低周波数が無限に遅いような集積
回路でも実施できる。
は無関係に、サイクルタイムを若干変動すれば良
い。つまり、最低周波数が無限に遅いような集積
回路でも実施できる。
本発明の実施による回路の増加は被テスト集積
回路１の内部に於いては微々たるものであり、全
体のゲート数に比べれば無視できる量である。
回路１の内部に於いては微々たるものであり、全
体のゲート数に比べれば無視できる量である。
第１図は外部クロツク発生部を示す図、第２図
は第１図のタイミングチヤート、第３図は本発明
の一実施例を示す図である。 １…被テストIC、２…発振回路、１１…テス
トクロツク発振回路、１２…反転回路、１３１，
１３２…第１、第２のアツプカウンタ、１４１，
１４２…第１、第２のレジスタ、１５…引算回
路、１６…変動検出回路、１７…モードフリツプ
フロツプ。
は第１図のタイミングチヤート、第３図は本発明
の一実施例を示す図である。 １…被テストIC、２…発振回路、１１…テス
トクロツク発振回路、１２…反転回路、１３１，
１３２…第１、第２のアツプカウンタ、１４１，
１４２…第１、第２のレジスタ、１５…引算回
路、１６…変動検出回路、１７…モードフリツプ
フロツプ。
Claims (1)
- 【特許請求の範囲】 １ ランモード中に外部から供給される単一のク
ロツクの１サイクルタイムを計測する計測手段
と、 この計測手段により計測された１サイクルタイ
ムを記憶する記憶手段と、 前記計測手段により計測された１サイクルタイ
ムと、その直前に計測され前記記憶手段に記憶さ
れた１サイクルタイムとの差を引算により求める
ことにより、前記クロツクの１サイクルタイムの
時間的変動を検出する検出手段と、 この検出手段により検出された１サイクルタイ
ムの時間的変動が所定の範囲を越えたときに、前
記ランモードからテストを行うテストモードにモ
ードを変換する変換手段とを備えたことを特徴と
する集積回路。 ２ 前記計測手段は、 前記クロツクより倍以上高速な発振周波数を有
する発振手段を備え、 前記１サイクルタイムにおける前記発振手段の
発振数を前記１サイクルタイムとして計測するこ
とを特徴とする特許請求の範囲第１項記載の集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194647A JPS5984537A (ja) | 1982-11-08 | 1982-11-08 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194647A JPS5984537A (ja) | 1982-11-08 | 1982-11-08 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984537A JPS5984537A (ja) | 1984-05-16 |
| JPH0475661B2 true JPH0475661B2 (ja) | 1992-12-01 |
Family
ID=16327984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194647A Granted JPS5984537A (ja) | 1982-11-08 | 1982-11-08 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984537A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265737A (ja) * | 1986-05-13 | 1987-11-18 | Nec Corp | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4984793A (ja) * | 1972-12-22 | 1974-08-14 | ||
| JPS57111714A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Integrated circuit |
-
1982
- 1982-11-08 JP JP57194647A patent/JPS5984537A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5984537A (ja) | 1984-05-16 |
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