JPS62265737A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62265737A JPS62265737A JP61109814A JP10981486A JPS62265737A JP S62265737 A JPS62265737 A JP S62265737A JP 61109814 A JP61109814 A JP 61109814A JP 10981486 A JP10981486 A JP 10981486A JP S62265737 A JPS62265737 A JP S62265737A
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- JP
- Japan
- Prior art keywords
- logic
- signal
- circuit
- clock
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000010355 oscillation Effects 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims description 4
- 238000001514 detection method Methods 0.000 claims 1
- 230000004075 alteration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路、特に通常動作モードとテスト
モードとで端子を共通使用可能な半導体集積回路に関す
る。
モードとで端子を共通使用可能な半導体集積回路に関す
る。
従来、この梅の半導体集積回路としては、モード切換用
の専用端子を有するものが知られておυ、この専用端子
に論理「１」または論理「０」を継続的に印加すること
により内部回路をテストモードと通常動作モードとの間
で切り換えていた。
の専用端子を有するものが知られておυ、この専用端子
に論理「１」または論理「０」を継続的に印加すること
により内部回路をテストモードと通常動作モードとの間
で切り換えていた。
しかしながら、上記従来例にあっては、内部回路をテス
トモードと通常動作モードとの間で切り換えるために専
用端子を必要としてお９、端子数が増加するうえ、単に
通常動作モードを維持するだけのために継続的な論理レ
ベルの供給を必要とするという問題点があった。それで
、本発明はモード切俣用の端子をテストモード時ンこｌ
：ｌｅＬない端子と兼用できる半得体集積回′ＡＳを提
供することを目的としている。
トモードと通常動作モードとの間で切り換えるために専
用端子を必要としてお９、端子数が増加するうえ、単に
通常動作モードを維持するだけのために継続的な論理レ
ベルの供給を必要とするという問題点があった。それで
、本発明はモード切俣用の端子をテストモード時ンこｌ
：ｌｅＬない端子と兼用できる半得体集積回′ＡＳを提
供することを目的としている。
〔問題点を解決するだめの手段、作用および効果〕本発
明は外部クロック信号の供給されるクロック端子をモー
ド切換端子としても使用できるようにしたものであシ、
通常動作時にはクロック端子を介して発振回路に外部ク
ロック信号が供給され、該外部クロック信号に基づき相
補的な第１クロック信号と第２クロック信号とが内部回
路に供給される。しかしながら、テストモードへの切シ
換えを所望してクロック端子に一定電圧を供給すると、
発振回路の出力は所定電圧に固定されるのでモード変換
回路が該所定電圧を検出してラッチ信号をラッチ回路に
供給する。したがって、これと同時的に信号入力端子に
テスト信号を供給すると該テスト信号はラッチ回路にラ
ッチされて内部回路のテストがなされる。再び、クロッ
ク端子に外部クロック信号を供給するとモード変換回路
は第１クロック信号と第２クロック信号とに基づきリセ
ット信号をラッチ回路に供給し続けるので、内部回路は
貴び通常動作を再開する。このように、本発明ではクロ
ック端子に外部クロック信号を供給するか、それとも一
定電圧を印加するかにより２つの目的に共通して使用で
き、端子数の減少と固定論理レベルの供給先を減少させ
られるという効果が得られる。
明は外部クロック信号の供給されるクロック端子をモー
ド切換端子としても使用できるようにしたものであシ、
通常動作時にはクロック端子を介して発振回路に外部ク
ロック信号が供給され、該外部クロック信号に基づき相
補的な第１クロック信号と第２クロック信号とが内部回
路に供給される。しかしながら、テストモードへの切シ
換えを所望してクロック端子に一定電圧を供給すると、
発振回路の出力は所定電圧に固定されるのでモード変換
回路が該所定電圧を検出してラッチ信号をラッチ回路に
供給する。したがって、これと同時的に信号入力端子に
テスト信号を供給すると該テスト信号はラッチ回路にラ
ッチされて内部回路のテストがなされる。再び、クロッ
ク端子に外部クロック信号を供給するとモード変換回路
は第１クロック信号と第２クロック信号とに基づきリセ
ット信号をラッチ回路に供給し続けるので、内部回路は
貴び通常動作を再開する。このように、本発明ではクロ
ック端子に外部クロック信号を供給するか、それとも一
定電圧を印加するかにより２つの目的に共通して使用で
き、端子数の減少と固定論理レベルの供給先を減少させ
られるという効果が得られる。
第１図と第２図とは本発明の一実施例の構成と各部の出
力波形を示しておシ、通常動作時には１対のクロック端
子ＸＩ、Ｘ２に供給される外部クロック信号に基づき、
インバータ２と抵抗３とで構成されている発振回路１が
相補的な第１クロック信号ＣＬｌと第２クロック信号Ｃ
Ｌ２を形成し、インバータ４，５にそれぞれ供給してい
る。ここで、インバータ４．５の論理閾値ＶＴ！Ｎｖと
電諒厄圧ＶＤＤとの関係ばＶＴＴＮＶ （１／２ Ｖｏ
Ｄとｆｉ ッ”’Ｃイる。これは発振回路１が１／２Ｖ
Ｄｏ を中心に発振して第１クロック信号ＣＬＩと第
２クロック信号Ｃ，Ｌ２とを形成しているので、インバ
ータ４，５が同時的に同−論理レベルを出力し後述する
ラッチ信号を出力することがないようにするとともに、
外部クロック信号の位相差に基づく誤動作をも防止する
ためである。したがって、インバータ４゜５の出力には
相補的なパルスＰＩ、Ｐ２が現われる。これらインバー
タ４，５の出力はアンド回路６に供給されるが、パルス
Ｐｉ、Ｐ２が同時的に同−論理レベルにならないので、
アンド回路６の出力は論理「０」を出力し、インバータ
７によるその反転出力は論理「１」を維持する。アンド
回路６の出力とその反転出力とはアンド回路９，８にそ
れぞれ供給されているので、リセット指令信号ＲＣが論
理「１」となっていると、アンド回路８の出力は論理「
１」となυ、ラッチ回路のリセット端子にリセット信号
Ｒ８が継続的に供給されてラッチ回路１５は信号入力端
子１４に供給される信号をラッチすることはない。
力波形を示しておシ、通常動作時には１対のクロック端
子ＸＩ、Ｘ２に供給される外部クロック信号に基づき、
インバータ２と抵抗３とで構成されている発振回路１が
相補的な第１クロック信号ＣＬｌと第２クロック信号Ｃ
Ｌ２を形成し、インバータ４，５にそれぞれ供給してい
る。ここで、インバータ４．５の論理閾値ＶＴ！Ｎｖと
電諒厄圧ＶＤＤとの関係ばＶＴＴＮＶ （１／２ Ｖｏ
Ｄとｆｉ ッ”’Ｃイる。これは発振回路１が１／２Ｖ
Ｄｏ を中心に発振して第１クロック信号ＣＬＩと第
２クロック信号Ｃ，Ｌ２とを形成しているので、インバ
ータ４，５が同時的に同−論理レベルを出力し後述する
ラッチ信号を出力することがないようにするとともに、
外部クロック信号の位相差に基づく誤動作をも防止する
ためである。したがって、インバータ４゜５の出力には
相補的なパルスＰＩ、Ｐ２が現われる。これらインバー
タ４，５の出力はアンド回路６に供給されるが、パルス
Ｐｉ、Ｐ２が同時的に同−論理レベルにならないので、
アンド回路６の出力は論理「０」を出力し、インバータ
７によるその反転出力は論理「１」を維持する。アンド
回路６の出力とその反転出力とはアンド回路９，８にそ
れぞれ供給されているので、リセット指令信号ＲＣが論
理「１」となっていると、アンド回路８の出力は論理「
１」となυ、ラッチ回路のリセット端子にリセット信号
Ｒ８が継続的に供給されてラッチ回路１５は信号入力端
子１４に供給される信号をラッチすることはない。
これに対して、テストモードへの変更を所望して時刻Ｔ
、にクロック端子ＸＩ、Ｘ２に論理「０」を固定的に供
給すると、第１クロック信号ＣＬＩ 。
、にクロック端子ＸＩ、Ｘ２に論理「０」を固定的に供
給すると、第１クロック信号ＣＬＩ 。
第２クロック信号ＣＬＺとも論理「０」に固定され、イ
ンバータ４，５の出力Ｐｉ、Ｐ２は通に論理「１」に固
定される。その結果、アンド回路６の出力は論理「１」
に、インバータ７の出力は論理「０」にそれぞれ固定さ
れ、アンド回路８と９とは出力をそれぞれ反転させてリ
セット信号Ｒ８は論理「０」に、ラッチ信号Ｌ ’ｌ”
Ｃは論理「１」になる。よって、ラッチ回路１５は信
号入力端子に供給されるテスト信号をラッチしてデコー
ダ１６に供給し、内部回路をテストモードで機能させる
。上記インバータ４，５，７．アンド回路６゜８．９は
全体としてモード変更回路２０を構成している。
ンバータ４，５の出力Ｐｉ、Ｐ２は通に論理「１」に固
定される。その結果、アンド回路６の出力は論理「１」
に、インバータ７の出力は論理「０」にそれぞれ固定さ
れ、アンド回路８と９とは出力をそれぞれ反転させてリ
セット信号Ｒ８は論理「０」に、ラッチ信号Ｌ ’ｌ”
Ｃは論理「１」になる。よって、ラッチ回路１５は信
号入力端子に供給されるテスト信号をラッチしてデコー
ダ１６に供給し、内部回路をテストモードで機能させる
。上記インバータ４，５，７．アンド回路６゜８．９は
全体としてモード変更回路２０を構成している。
第１図は本発明の一実施例を示す論理回路図、第２図は
第１図の主要部における出力波形を示す波形図である。 １・・・・−・発振回路、１４・・・・・・信号入力端
子、 ］５・・・・・・ラッチ回路、２０・・・・−・
モード変更回路、Ｘｌ。 Ｘ２・・・・・・クロック端子。 代理人 弁理士 内 原 ” 臼
第１図の主要部における出力波形を示す波形図である。 １・・・・−・発振回路、１４・・・・・・信号入力端
子、 ］５・・・・・・ラッチ回路、２０・・・・−・
モード変更回路、Ｘｌ。 Ｘ２・・・・・・クロック端子。 代理人 弁理士 内 原 ” 臼
Claims (1)
- 信号入力端子と、クロック端子と、クロック端子から供
給される外部クロック信号により相補的な第１クロック
信号と第２クロック信号とを出力する発振回路とを有す
る半導体集積回路において、上記クロック端子に一定電
圧を供給された発振回路の出力が所定電圧に固定された
ことを検出して検出結果に基づきラッチ信号を出力し発
振回路から上記第１クロック信号と第２クロック信号が
出力されているときはリセット信号を出力するモード変
換回路と、モード変換回路からラッチ信号が出力されて
いるとき上記信号入力端子に供給されたテスト信号をラ
ッチするラッチ回路とをさらに見えたことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61109814A JPS62265737A (ja) | 1986-05-13 | 1986-05-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61109814A JPS62265737A (ja) | 1986-05-13 | 1986-05-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62265737A true JPS62265737A (ja) | 1987-11-18 |
Family
ID=14519883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61109814A Pending JPS62265737A (ja) | 1986-05-13 | 1986-05-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62265737A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244632A (ja) * | 1988-03-25 | 1989-09-29 | Fujitsu Ltd | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5984537A (ja) * | 1982-11-08 | 1984-05-16 | Toshiba Corp | 集積回路 |
-
1986
- 1986-05-13 JP JP61109814A patent/JPS62265737A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5984537A (ja) * | 1982-11-08 | 1984-05-16 | Toshiba Corp | 集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244632A (ja) * | 1988-03-25 | 1989-09-29 | Fujitsu Ltd | 半導体集積回路 |
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