JPS5984537A - 集積回路 - Google Patents
集積回路Info
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- JPS5984537A JPS5984537A JP57194647A JP19464782A JPS5984537A JP S5984537 A JPS5984537 A JP S5984537A JP 57194647 A JP57194647 A JP 57194647A JP 19464782 A JP19464782 A JP 19464782A JP S5984537 A JPS5984537 A JP S5984537A
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- cycle
- clock
- cycle time
- integrated circuit
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/025—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle two
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- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野］
この発明は集積回路のテスト容易化技術に関する。より
詳しくいえば、集積回路の動作モードの変更を容易に指
示できる機能を持つ集積回路に関する。
詳しくいえば、集積回路の動作モードの変更を容易に指
示できる機能を持つ集積回路に関する。
［発明の技術的背景とその問題点］
最近、半導体集積回路技術の進歩に伴い集積回路内部の
ゲート数が大幅に増加した。するとそれ釦比例して集積
回路の端子数も増加し、集積回路・シラケージの形が大
型になってきた。集積回路の製品単価は集積回路パッケ
ージの大きさにも比例することから、大型化するとその
分単価が高騰するという問題を生じた。いいかえれば、
簡単には端子を追加することができないという問題が起
ってきた。
ゲート数が大幅に増加した。するとそれ釦比例して集積
回路の端子数も増加し、集積回路・シラケージの形が大
型になってきた。集積回路の製品単価は集積回路パッケ
ージの大きさにも比例することから、大型化するとその
分単価が高騰するという問題を生じた。いいかえれば、
簡単には端子を追加することができないという問題が起
ってきた。
特にマイクロプロセッサ等においては端子数を極力押え
るだめに、全端子役割が決められ、余分な端子が無い場
合もあシ、その結果、端子の追加を伴うあらだな機能の
追加ができなくなるという問題が生じた。
るだめに、全端子役割が決められ、余分な端子が無い場
合もあシ、その結果、端子の追加を伴うあらだな機能の
追加ができなくなるという問題が生じた。
一方、集積回路の高集積化が進むとその機能は複雑にな
シ、全ての機能を完全にテストすることが次第に困難に
なってきた。そこで従来から、テスト専用の回路を集積
回路内部に追加する方法が考えられてきた。そして、集
積回路の動作モードをランモードとテストモードの二つ
にわけ、テストモードでテスト専用回路を用いてテスト
していた。ところが、ランモードからテストモードに移
る手段としては、テスト開始命令を実行するか、テスト
開始用の端子を追加し、その端子にテスト開始信号を入
力する方法によっていた。
シ、全ての機能を完全にテストすることが次第に困難に
なってきた。そこで従来から、テスト専用の回路を集積
回路内部に追加する方法が考えられてきた。そして、集
積回路の動作モードをランモードとテストモードの二つ
にわけ、テストモードでテスト専用回路を用いてテスト
していた。ところが、ランモードからテストモードに移
る手段としては、テスト開始命令を実行するか、テスト
開始用の端子を追加し、その端子にテスト開始信号を入
力する方法によっていた。
ここでプログラム用ＲＯＭ内蔵型のマイクロプロセッサ
の場合、ランモードでは命令を外から供給できないため
、テスト開始命令による方法はとれず、テスト開始端子
等一端子もうけて行う方法によった。ところが、全ての
端子の役割がきめられている場合、テスト開始の為に一
端子追加することによシ、集積回路のパッケージが大型
になシ集積回路の単価が高騰するという問題が生じた。
の場合、ランモードでは命令を外から供給できないため
、テスト開始命令による方法はとれず、テスト開始端子
等一端子もうけて行う方法によった。ところが、全ての
端子の役割がきめられている場合、テスト開始の為に一
端子追加することによシ、集積回路のパッケージが大型
になシ集積回路の単価が高騰するという問題が生じた。
［発明の目的］
テスト用の端子を新たに追加すること無しに、テスト開
始を知らせることができる集積回路を提供するこ吉を目
的とする。
始を知らせることができる集積回路を提供するこ吉を目
的とする。
［発明の概髪］
外部から供給されるクロックのサイクルタイムの変動を
検出する検出手段をもうけ、変動を検出すると、モード
の変更を行う。
検出する検出手段をもうけ、変動を検出すると、モード
の変更を行う。
［発明の効果］
テスト用に端子を追加すること無し釦、テスト開始を知
らせるこＬができる。集積回路のパッケージを大型化ぜ
ずに、元と同じ大きさで済ませることができる。いいか
えれば、チップの高騰を押えることができる。
らせるこＬができる。集積回路のパッケージを大型化ぜ
ずに、元と同じ大きさで済ませることができる。いいか
えれば、チップの高騰を押えることができる。
［発明の実施例］
第１図が、本発明による一実施例の１サイクルタイムの
値を変動させるクロックを作る回路図である。なお、こ
の実施例では、サイクルタイムを倍の遅さに変動させて
いる。
値を変動させるクロックを作る回路図である。なお、こ
の実施例では、サイクルタイムを倍の遅さに変動させて
いる。
１はテストの対象となる被テスト集積回路の全体、２は
クロックを作るクロック発生回路である。
クロックを作るクロック発生回路である。
３はＴＥＳＴＡというブリッププロップであシ、４はＴ
ＥＳＴＢというフリップフロップである０５はＡＮＤ回
路、６はＮＯＴ回路、７はＯＲ回路である。
ＥＳＴＢというフリップフロップである０５はＡＮＤ回
路、６はＮＯＴ回路、７はＯＲ回路である。
８がクロック発生回路２の出力信号ＣＬＯＣＫＡであシ
、９がＡＮＤＩｉ；ｉｌ回路の出力で被テスト集積回路
１に送られるＣＬＯＣＫＢである。そして、１０がシス
テムクリア信号ＳＣＬ几である。
、９がＡＮＤＩｉ；ｉｌ回路の出力で被テスト集積回路
１に送られるＣＬＯＣＫＢである。そして、１０がシス
テムクリア信号ＳＣＬ几である。
第２図が、本発明による一実施例のタイミングチャート
である。ＣＯプサイルから０３サイクルまでを表してい
る。タイミングチャートの信号は上からＣＬＯＣＫＡ８
であシ、次はＴＥＳＴＡ３のクロック端子に入力するテ
スト開始パルスである。その次の二つはＴＥＳＴＡ３と
ＴＥＳＴＢ４の各フリップフロップの出力端子である。
である。ＣＯプサイルから０３サイクルまでを表してい
る。タイミングチャートの信号は上からＣＬＯＣＫＡ８
であシ、次はＴＥＳＴＡ３のクロック端子に入力するテ
スト開始パルスである。その次の二つはＴＥＳＴＡ３と
ＴＥＳＴＢ４の各フリップフロップの出力端子である。
最後がＣＬＯＣＫＢ ９である。
第３図は本発明による一実施例の被テスト集積回路内部
の一部の回路図である。さらに詳しくいうと１サイクル
タイムの変動を検出してモードを制御する回路図である
。１１はｌサイクルタイムの変動を検出するのに必要な
りロックをつくるテストクロック発振回路である。テス
トクロック発振回路１１の発振周波数はＣＬＯＣＫＢ
９よシ数倍高速にする。たさえば、ＮＯＴ回路を奇数個
ループ状に接続すればできる。１２はＣＬＯＣＫＢ ９
の１サイクル毎に出力を反転する反転回路である。１３
１ 、１３２は第１と第２のアップカウンタであυ、テ
ストクロック発振回路ＩＩから送られてくるクロックに
もとすいてカウントアツプする。第１および第２のアッ
プカウンタ１３１，１３２は逆相で動作し、ＣＬＯＣＫ
Ｂ９があるサイクル間（反転回路１２が１の時は第１の
アップカウンタ１３１がカウントアツプし、反転回路１
２が０の間は第２のアップカウンタ１３２がカウントア
ツプし続ける）カウントし続け、次のサイクルになると
リセットする。１４１，１４２は第１および第２のアッ
プカウンタ１３１，１３２の値を反転回路１２の立下り
で格納する第１のレジスタおよび第２のレジスタである
。１５は第１のレジスタ１３の値と、第２のレジスタ１
４の値の差の絶対値を計算する引算回路である。１６は
引算回路の値がある値以上だと１になる変動検出回路で
ある。ここで、テストクロック発振回路１１のクロック
とＣＬＯＣＫＢ ９とは非同期であシ、かつ、それぞれ
の発振の安定性から、引算回路１５の値が１ではなく、
２あるいは３以上とした方が誤動作の危険性がなくなる
０１７はモードフリップフロップであシ、変動検出回路
１６からパルスが印加されるとモードを変更する。
の一部の回路図である。さらに詳しくいうと１サイクル
タイムの変動を検出してモードを制御する回路図である
。１１はｌサイクルタイムの変動を検出するのに必要な
りロックをつくるテストクロック発振回路である。テス
トクロック発振回路１１の発振周波数はＣＬＯＣＫＢ
９よシ数倍高速にする。たさえば、ＮＯＴ回路を奇数個
ループ状に接続すればできる。１２はＣＬＯＣＫＢ ９
の１サイクル毎に出力を反転する反転回路である。１３
１ 、１３２は第１と第２のアップカウンタであυ、テ
ストクロック発振回路ＩＩから送られてくるクロックに
もとすいてカウントアツプする。第１および第２のアッ
プカウンタ１３１，１３２は逆相で動作し、ＣＬＯＣＫ
Ｂ９があるサイクル間（反転回路１２が１の時は第１の
アップカウンタ１３１がカウントアツプし、反転回路１
２が０の間は第２のアップカウンタ１３２がカウントア
ツプし続ける）カウントし続け、次のサイクルになると
リセットする。１４１，１４２は第１および第２のアッ
プカウンタ１３１，１３２の値を反転回路１２の立下り
で格納する第１のレジスタおよび第２のレジスタである
。１５は第１のレジスタ１３の値と、第２のレジスタ１
４の値の差の絶対値を計算する引算回路である。１６は
引算回路の値がある値以上だと１になる変動検出回路で
ある。ここで、テストクロック発振回路１１のクロック
とＣＬＯＣＫＢ ９とは非同期であシ、かつ、それぞれ
の発振の安定性から、引算回路１５の値が１ではなく、
２あるいは３以上とした方が誤動作の危険性がなくなる
０１７はモードフリップフロップであシ、変動検出回路
１６からパルスが印加されるとモードを変更する。
次に本発明の一実施例の動作について、第１図と第２図
を参考にしながら説明する。
を参考にしながら説明する。
ランモードでは５ＣＬＲＩＯによりクリアされるとＴＥ
８ＴＡ ３の出力は０になり続ける。従ってＴＥＳＴＢ
４の出力は０のままになり、ＮＯＴ回路６の出力は・１
になシ続ける。そこでＡＮＤ回路５の出力であるＣＬＯ
ＣＫＢ ９には、クロック発生回路２の出力がそのまま
出力する。また、図示してはいないがモードフリップフ
ロップ１７もクリアされ、ランモードを示している。
８ＴＡ ３の出力は０になり続ける。従ってＴＥＳＴＢ
４の出力は０のままになり、ＮＯＴ回路６の出力は・１
になシ続ける。そこでＡＮＤ回路５の出力であるＣＬＯ
ＣＫＢ ９には、クロック発生回路２の出力がそのまま
出力する。また、図示してはいないがモードフリップフ
ロップ１７もクリアされ、ランモードを示している。
一方、テストを開始させるため、ＣＯプサイルから０１
サイクルにかけてテスト開始パルスを発生させる（どの
パルスはＣＬＯＣＫＡ ８とは非同期である）。このパ
ルスをＴ）３８ＴＡＢのクロック端子に送ると、ＴＲ８
ＴＡ３はパルスの立下シで１になる。
サイクルにかけてテスト開始パルスを発生させる（どの
パルスはＣＬＯＣＫＡ ８とは非同期である）。このパ
ルスをＴ）３８ＴＡＢのクロック端子に送ると、ＴＲ８
ＴＡ３はパルスの立下シで１になる。
すると、Ｃ１サイクル最後でＴＥ８ＴＢ ４の出力は１
になり、ＡＮＤ回路５の一方の入力は０になる。
になり、ＡＮＤ回路５の一方の入力は０になる。
またこの時、ＴＲ８ＴＡ３はＯＲ，回路７の出力が１に
なるのでクリアされてＯになる。ＴＲ８ＴＡ３はＣ２サ
イクルの間１になシ、その最後で再び０になる。
なるのでクリアされてＯになる。ＴＲ８ＴＡ３はＣ２サ
イクルの間１になシ、その最後で再び０になる。
従ってＡＮＤ回路５の出力である被テスト集積回路１の
クロックＣＬＯＣＫＢ９はＣ２サイクルの間０になり続
ける。つまり、Ｃ２＋０３の時間が１サイクルとなる。
クロックＣＬＯＣＫＢ９はＣ２サイクルの間０になり続
ける。つまり、Ｃ２＋０３の時間が１サイクルとなる。
こうして、１サイクルタイムの値を変動させることがで
きる。
きる。
次に、被オス、ト集積回路１の内部の動作について第３
図を参考にしながら説明する。本実施例ではテストクロ
ック発振口′路１１はＣＬＯＣＫＡ８の４倍で発振して
いるとする。
図を参考にしながら説明する。本実施例ではテストクロ
ック発振口′路１１はＣＬＯＣＫＡ８の４倍で発振して
いるとする。
ＣＯザイクルでは第１のアップカウンタ１３１が動作し
ているとすると、サイクルの終了時に第１の記憶回路１
４１に４が入る。
ているとすると、サイクルの終了時に第１の記憶回路１
４１に４が入る。
ＣＩプサイルでは第２のアップカウンタ１３２が動作し
、サイクル終了時に第２の記憶回路１４２に４が入る。
、サイクル終了時に第２の記憶回路１４２に４が入る。
ＣＯプサイルとＣ１サイクルではサイクルタイムは同じ
なので、引算回路１５の出力値はＯになシ、変動検出回
路１６は０のままであシ、モードフリップフロップ１７
を反転させるにはいたらない。
なので、引算回路１５の出力値はＯになシ、変動検出回
路１６は０のままであシ、モードフリップフロップ１７
を反転させるにはいたらない。
次に０２サイクルではＣＬＯＣＫＢ ９は０のままであ
る。従って、反転回路１２は１．のままになシ、第１の
アップカウンタ１３１は動作し続ける。これはＣ３サイ
クルの最後まで続く。この結果、第１のアップカウンタ
１３１は８になる。そして、Ｃ３サイクルの終了時に、
その値が第１の記憶回路１４１に入る。すると、引算回
路１５の出力は４になシ、変動検出回路１６が変動を検
出して出力をＩＫ、する。
る。従って、反転回路１２は１．のままになシ、第１の
アップカウンタ１３１は動作し続ける。これはＣ３サイ
クルの最後まで続く。この結果、第１のアップカウンタ
１３１は８になる。そして、Ｃ３サイクルの終了時に、
その値が第１の記憶回路１４１に入る。すると、引算回
路１５の出力は４になシ、変動検出回路１６が変動を検
出して出力をＩＫ、する。
なお、この直後のＣ４サイクル（図示はしていなり）で
は第２の記憶回路１４１の値（Ｃ４サイクル値＝４）と
第１の記憶細路１４１の値（Ｃ２サイクル＋０３サイク
ル＝８）とで引算回路１５の出力は４のままである。従
って、変動検出回路１６はｌになっている。
は第２の記憶回路１４１の値（Ｃ４サイクル値＝４）と
第１の記憶細路１４１の値（Ｃ２サイクル＋０３サイク
ル＝８）とで引算回路１５の出力は４のままである。従
って、変動検出回路１６はｌになっている。
その次のＣ５サイクルでは第１の記憶回路１４１の値（
Ｃ５サイクル＝４）と第２の記憶回路１４２の値（Ｃ４
サイクル＝４）とが等しいので、変動検出回路１６はＯ
になる。こうして、モードフリップフロップ１７を反転
してテストモードに入る。テストの終了はテスト開始時
と同様な処理をすればよい。
Ｃ５サイクル＝４）と第２の記憶回路１４２の値（Ｃ４
サイクル＝４）とが等しいので、変動検出回路１６はＯ
になる。こうして、モードフリップフロップ１７を反転
してテストモードに入る。テストの終了はテスト開始時
と同様な処理をすればよい。
つまり、全てのテストが終了したところでクロックを一
発以上抜くことにより、変動検出回路１６の出力に２サ
イクルに渡るパルスを発生させる。このパルスでモード
フリップフロップ１７は再び反転して０になり、ランモ
ードに入る。
発以上抜くことにより、変動検出回路１６の出力に２サ
イクルに渡るパルスを発生させる。このパルスでモード
フリップフロップ１７は再び反転して０になり、ランモ
ードに入る。
上記の実施例では第１図の一実施例で１サイクルタイム
を倍の遅さにしたが、数倍の遅さにしても良いし逆に早
くしても良い。
を倍の遅さにしたが、数倍の遅さにしても良いし逆に早
くしても良い。
上記実施例によれば、集積回路の動作周波数きは無関係
に、サイクルタイムを若干変動すれば良い。つまり、最
低周波数が無限に遅いような集積回路でも実施できる。
に、サイクルタイムを若干変動すれば良い。つまり、最
低周波数が無限に遅いような集積回路でも実施できる。
第４図は本発明による他の実施例の被テスト集積゛回路
内部の一部の回路図である。さらに詳しくいうと、本回
路は被テスト集積回路が最高サイクルタイムと最低サイ
クルタイムと間にあれば正常に動作するように構成され
ているものに好適であシ、最低サイクルタイムより遅い
サイクルタイムか否かを検出してモードを制御する回路
図である０２１はコンデンサ、２２はモードフリップフ
ロップであυ、Ｔ端子にパルスが入ると出力が反転する
。
内部の一部の回路図である。さらに詳しくいうと、本回
路は被テスト集積回路が最高サイクルタイムと最低サイ
クルタイムと間にあれば正常に動作するように構成され
ているものに好適であシ、最低サイクルタイムより遅い
サイクルタイムか否かを検出してモードを制御する回路
図である０２１はコンデンサ、２２はモードフリップフ
ロップであυ、Ｔ端子にパルスが入ると出力が反転する
。
ｎ乃至がはＮＯＴ回路である。一方、ＮＯＴ回路回路用
力が被テスト集積回路１の内部のクロックになる。コン
デンサ２１の容量はクロックタイムが最低クロックタイ
ム以上であれば、ＮＯＴ回路５の出力を反転させるほど
は放電せず、最低クロックタイム以下だと放電のために
ＮＯＴ回路２５を反転させてしまうのに必要な容量であ
る。
力が被テスト集積回路１の内部のクロックになる。コン
デンサ２１の容量はクロックタイムが最低クロックタイ
ム以上であれば、ＮＯＴ回路５の出力を反転させるほど
は放電せず、最低クロックタイム以下だと放電のために
ＮＯＴ回路２５を反転させてしまうのに必要な容量であ
る。
次に本発明の一実施例の動作について、第１図と第２図
を参考にしな公ら説明する。
を参考にしな公ら説明する。
ランモードでは、Ｓ ＣＬ ＲＩＯによシフリアされる
と、ＴＥＳＴＡ３の出力は０になシ続ける。従ってＴＥ
ＳＴＢ４の出力はＯのままになり、ＮＯＴ回路６の出力
は１になり続ける。そこで、ＡＮＤ回路５の出力である
ＣＬＯＣＫＢ９には、発振回路２の出力がそのまま出力
する。また、図示してはいないが、モードフリップフロ
ップｎも０クリアされ、ランモードを示している。
と、ＴＥＳＴＡ３の出力は０になシ続ける。従ってＴＥ
ＳＴＢ４の出力はＯのままになり、ＮＯＴ回路６の出力
は１になり続ける。そこで、ＡＮＤ回路５の出力である
ＣＬＯＣＫＢ９には、発振回路２の出力がそのまま出力
する。また、図示してはいないが、モードフリップフロ
ップｎも０クリアされ、ランモードを示している。
一方、テストを開始させるため、ＣＯプサイルからＣＩ
プサイルにかけてテスト開始ノくルスを発生させる（こ
のパルスはＣＬＯＣＫＡ８とは非同期である０）０この
パルスをＴＦＩＳＴＡ３のクロック端子Ｋ 送ると、Ｔ
ＥＳＴＡ３はパルスの立下シで１になる０すると、Ｃ１
サイクルの最後でＴＦｉ８ＴＢ４の出力は１になシ、Ａ
ＮＤ回路５の一方の入力は０になる。またこの時、ＴＥ
ＳＴ人３はＯＲ回路７の出力が１になるのでクリアされ
てＯになる０ＴＦｉＳＴＢ ４はＣ２サイクルの間１に
なシ、その最′後で再び０になる１、従ってＡＮＤ回路
５の出力である被テスト集積回路１のクロックＣＬＯＣ
ＫＢ９はＣ２サイクルの間０になシ続ける。つまシ、Ｃ
２＋０３の時間が１サイクルとなる。こうして、最低サ
イクルタイムより遅いクロックができる。
プサイルにかけてテスト開始ノくルスを発生させる（こ
のパルスはＣＬＯＣＫＡ８とは非同期である０）０この
パルスをＴＦＩＳＴＡ３のクロック端子Ｋ 送ると、Ｔ
ＥＳＴＡ３はパルスの立下シで１になる０すると、Ｃ１
サイクルの最後でＴＦｉ８ＴＢ４の出力は１になシ、Ａ
ＮＤ回路５の一方の入力は０になる。またこの時、ＴＥ
ＳＴ人３はＯＲ回路７の出力が１になるのでクリアされ
てＯになる０ＴＦｉＳＴＢ ４はＣ２サイクルの間１に
なシ、その最′後で再び０になる１、従ってＡＮＤ回路
５の出力である被テスト集積回路１のクロックＣＬＯＣ
ＫＢ９はＣ２サイクルの間０になシ続ける。つまシ、Ｃ
２＋０３の時間が１サイクルとなる。こうして、最低サ
イクルタイムより遅いクロックができる。
次に、被テスト集積回路１の内部の動作について第４図
を参考にしながら説明する。
を参考にしながら説明する。
ＣＯプサイルとＣ１サイクルではサイクルタイムは最低
サイクルタイムなので、コンデンサ２１の放電は少なく
、ＮＯＴ回路５の出力を反転させるにはいたらない。と
ころが、Ｃ２サイクルは入力するクロックがＯのままで
あ、９ ＣＬＯＣＫＢ９が１になるのはＣ３サイクルな
ので、その間放電し続ける。この時の放電した量はＮＯ
Ｔ回路５の出力を反転させるのに充分である。そこで、
ＮＯＴ回路２５は反転する。この後、Ｃ３サイクルでＣ
ＬＯＣＫＢが１になると、コンデンサ１１は充′亀し、
ＮＯＴ回路Ｚ５を再び反転させる。この結果、ＮＯＴ回
路２６からパルスが一発だけ発生する。このパルスによ
シモードフリップ７０ツブ２２の出力が反転して１にな
り、テストモードに入る。従って、これ以後テストモー
ド吉して動４作させることができる。
サイクルタイムなので、コンデンサ２１の放電は少なく
、ＮＯＴ回路５の出力を反転させるにはいたらない。と
ころが、Ｃ２サイクルは入力するクロックがＯのままで
あ、９ ＣＬＯＣＫＢ９が１になるのはＣ３サイクルな
ので、その間放電し続ける。この時の放電した量はＮＯ
Ｔ回路５の出力を反転させるのに充分である。そこで、
ＮＯＴ回路２５は反転する。この後、Ｃ３サイクルでＣ
ＬＯＣＫＢが１になると、コンデンサ１１は充′亀し、
ＮＯＴ回路Ｚ５を再び反転させる。この結果、ＮＯＴ回
路２６からパルスが一発だけ発生する。このパルスによ
シモードフリップ７０ツブ２２の出力が反転して１にな
り、テストモードに入る。従って、これ以後テストモー
ド吉して動４作させることができる。
なお、クロックを最低サイクルタイムよシ遅くしてやる
と、被テスト集積回路内部の一部のレジスタが壊れる可
能性が有るが、テスト開始時には正常なサイクルタイム
に戻っているし、レジスタの初期セットを行うので問題
ない。
と、被テスト集積回路内部の一部のレジスタが壊れる可
能性が有るが、テスト開始時には正常なサイクルタイム
に戻っているし、レジスタの初期セットを行うので問題
ない。
テストの終了はテスト開始時と同様な処理をすればよい
。つまシ、全てのテストが終了したところでクロックを
一発以上抜くことにより、最低サイクルタイムより遅く
させ、被テスト集積回路１に内部のＮＯＴ回路２６の出
力にパルスを発生させる。このパルスでモードフリップ
フロップ２２は再び反転して０になり、ランモードに入
る。
。つまシ、全てのテストが終了したところでクロックを
一発以上抜くことにより、最低サイクルタイムより遅く
させ、被テスト集積回路１に内部のＮＯＴ回路２６の出
力にパルスを発生させる。このパルスでモードフリップ
フロップ２２は再び反転して０になり、ランモードに入
る。
本発明の実施による回路の増加は被テスト集積回路１の
内部に於いては微々たるものであシ、全体のゲート数に
比べれば無視できる量である。
内部に於いては微々たるものであシ、全体のゲート数に
比べれば無視できる量である。
第１図は外部クロック発生部を示す図、第２図は第１図
のタイ、ミングチャート、第３図は本発明の一実施例を
示す図、第４図は本発明の他の実施例を示す図である。 １・・・被テストＩＣ１２・・・発振回路、１２ 、２
２・・・モードフリップフロップ。 代理人 弁理士 則 近 惹 佑 （ほか１名） 第 １ 図 第２図 ′す′イフルｌ ＣＤ Ｉ Ｃ／ ｌ
Ｃ？ ｌ Ｃ３ＩＣＪＪＤｃｋβγ 第 ３ 図
のタイ、ミングチャート、第３図は本発明の一実施例を
示す図、第４図は本発明の他の実施例を示す図である。 １・・・被テストＩＣ１２・・・発振回路、１２ 、２
２・・・モードフリップフロップ。 代理人 弁理士 則 近 惹 佑 （ほか１名） 第 １ 図 第２図 ′す′イフルｌ ＣＤ Ｉ Ｃ／ ｌ
Ｃ？ ｌ Ｃ３ＩＣＪＪＤｃｋβγ 第 ３ 図
Claims (1)
- 【特許請求の範囲】 （１）外部から供給されるクロックに基づいて動作する
とともに、動作モードとしてランモードとテストモード
を有する集積回路において、前記クロックの１サイクル
タイムの変動を検出する手段と、この検出手段によって
１サイクルタイムの変動が検出されたとき前記動作モー
ドを変換する手段とを備えたことを特徴とする集積回路
０（２）前記検出手段は、 前記クロックよシ倍以上高速な発振周波数を有する発振
手段と、 前記１サイクルタイムにおける前記発振手段の発振数を
記憶する第１の記憶手段と、 前記第１の記憶手段に記憶されているサイクルタイムの
直前あるいは直後のサイクルタイムにおける前記発振手
段の発振回数を記憶する第２の記憶手段と、 第１の記憶手段と第２の記憶手段との値の差から前記１
サイクルタイムが変動したかを検出する（３）集積回路
は、前記クロックのサイクルタイムが最高サイクルタイ
ムと最低サイクルタイムとの間にあれば正常に動作する
集積回路であって、前記検出手段は前記クロック゛の１
サイクルタイムが前記最低サイクルタイムよシ遅いか否
か検出することを特徴とする特許請求の範囲第１項記載
の集積回路。 （４）前記検出手段は、前記クロックによシ充放電を繰
返す充放電回路と、 前記充放電回路の放電量が閾値を越えたか否か（５）前
記閾値は前記クロックが前記最低サイクル
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194647A JPS5984537A (ja) | 1982-11-08 | 1982-11-08 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194647A JPS5984537A (ja) | 1982-11-08 | 1982-11-08 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984537A true JPS5984537A (ja) | 1984-05-16 |
| JPH0475661B2 JPH0475661B2 (ja) | 1992-12-01 |
Family
ID=16327984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194647A Granted JPS5984537A (ja) | 1982-11-08 | 1982-11-08 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984537A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265737A (ja) * | 1986-05-13 | 1987-11-18 | Nec Corp | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4984793A (ja) * | 1972-12-22 | 1974-08-14 | ||
| JPS57111714A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Integrated circuit |
-
1982
- 1982-11-08 JP JP57194647A patent/JPS5984537A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4984793A (ja) * | 1972-12-22 | 1974-08-14 | ||
| JPS57111714A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265737A (ja) * | 1986-05-13 | 1987-11-18 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0475661B2 (ja) | 1992-12-01 |
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