JPH0476644A

JPH0476644A - 情報処理装置

Info

Publication number: JPH0476644A
Application number: JP2070074A
Authority: JP
Inventors: Kenji Hoshi; 星　健二; Kiyoshi Sudo; 清須藤; Yasutomo Sakurai; 康智桜井; Koichi Odawara; 小田原　孝一; Eiji Kanetani; 英治金谷
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-03-20
Filing date: 1990-03-20
Publication date: 1992-03-11
Anticipated expiration: 2012-01-22
Also published as: JP2573388B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［目次］概要産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段作用実施例発明の効果［ＰＩｌ要コプロセッサからアクセスが要求さ札　そのメモリからプ
ロセッサにアクセスの許可が与えられる情報処理装置に
関し、プロセッサのメモリアクセス速度を動的にＦ１節するこ
とが可能となる情報処理装置の提供を目的と　し、メモリに対してアクセスを要求するプロセッサと、プロ
セッサの要求したアクセスを許可するメモリと、プロセ
ッサで走行中のプログラムにより値が書き換えられるレ
ジスタと、レジスタの値に応じて前記要求と要求許可を
一定間隔で所定期間に亘り強制的に抑制するアクセス速
度制御回路と、を有する。

［産業上の利用分野コ本発明は、プロセッサからアクセスが要求され、メモリ
からプロセッサにアクセスの許可が与えられる情報処理
装置に関する。

この種の装置で用いられるプロセッサは性能の向上で単
位機能当たりのコストが低減しており、その結果、様々
な分野に対して多（のアプリケージ１ンソフトが提供さ
れる。

［従来の技術］第５図において、プロセッサ１０からメモリ１２に対し
てアクセスが要求されると、その要求がメモリ１２のア
ンドゲート２０−２に与えられ、メモリ内に取り込まれ
る。

そして、メモリ１２から送出されたメモリアクセスの許
可信号はプロセッサ１０のアンドゲート２０−１へ与え
ら札　プロセッサ内部に取り込まれる。

その結果、プロセッサ１０がメモリ１２ヘアクセスが要
求した場合で、メモリ１２がアクセスを許可したときに
、第６図で示されるようにプロセッサｌＯのアクセスが
許可信号送出の次サイクルで開始される。

このプロセッサ１０は短期間で大幅に性能が向上して単
機能当りのコストが低減するので、各種の分野に対して
多くのアプリケージジンソフトが提供される。

ところ力ζ　アプリケージ日ンソフトによってはプロセ
ッサ１０の処理速度が高速すぎてその実行に支障が生じ
る。

このため、以下の措置がとられる。ここでは３例を示す
。

■　プログラムの機械語命令間にＮＯＰ　（ノンオペレ
ーション命令）を挿入し、プロセッサ１０の処理速度を
調節する。

例えば、プロセッサ１０の処理速度を１／２にする場合
には第７図（Ａ）で示される３ステツプの機械語命令に
対して第７図（Ｂ）のように３つのＮＯＰが挿入される
。

また、３０ステツプの機械語命令に３つのＮ。

Ｐを挿入した場合にはこの処理が３３ステツプとなり、
プロセッサ１０の処理速度が３０／３３と調節される。

このように、機械語命令数に応じた数のＮＯＰを挿入す
る必要があるので、プログラム毎にＮ。

Ｐ数を考慮しなければならない。

また、データ長／データ値により処理速度が異なる機械
命令語の場合には、その種のプログラムについてプロセ
ッサ１０の処理速度を一律に調節することが実際には不
可能となる。

■　アプリケージ日ンソフトを一定時間で処理が終了す
るように作成し直し、プロセッサ１０の処理速度にアプ
リケ−ジョンソフトを合わせる。

この場合には、アプリケージ日ンソフトの数が膨大であ
るので、プログラムの変更に多大な労力を要する。

■　クロックの調整（サイクルダウンまたはクロックの
一定時間停止）によりプロセッサ１０の処理速度を調節
する。

この場合にはプロセッサに内蔵されているダイナミック
ＲＡＭリフレッシュ用タイマや時計が狂う。

［発明が解決しようとする課題］そこで、第８図に示される装置が提案されている。

同図において、プロセッサ１０とメモリ１２の間にアン
トゲ−）２０−３．２０−４と外部に設けられたタイマ
信号生成回路２２が設けられている。

さらに、これらアンドゲート２０−４．　２０−３へ一
定長の期間中で所定の連続したサイクル長だけタイマ信
号生成回路２２で発生するタイマ信号を及びプロセッサ
１０が送出するメモリアクセスの要求信号と、タイマ信
号生成回路２２のタイマ信号を及びメモリ１２の送出す
るアクセスの許可信号が各々与えられている。

この例では、プロセッサ１０がメモリ１２ヘアクセスを
要求してメモリ１２がそのアクセスを許可した場合で、
アクセス速度制御回路１８からタイマ信号ｔがアンドゲ
ート２０−３．２０−４に与えられているときのみ、プ
ロセッサ１０のアクセスが行われる。

また、プロセッサ１０がメモリ１２ヘアクセスを要求し
てメモリ１２がそのアクセスを許可した場合であっても
、アクセス速度制御回路１８からタイマ信号ｔがアンド
ゲート２０−３．　２０−４に与えられていときには、
プロセッサ１０のアクセスは行われない。

したがって、所定の処理を行う際にプロセッサ１０が停
止状態となり、処理に要する時間が長（なる。

そのため、タイマ信号ｔの発生期間によりプロセッサ１
０の処理速度が低下方向へ調節される。

例えば、ｆｆ１９１Ｚの場合には６サイクルの内３サイ
クルに亘たり発生するタイマ信号ｔではプロセッサ１０
の処理速度が１／２に調節される。

この提案によれば、機械語命令数に応じた数のＮＯＰを
挿入しなくともプロセッサ１０の処理速度を一律に調節
することができ、また、アプリケージ日ンソフトを再作
成せずにすむ。

また、クロックを停止せずにプロセッサ１０の処理速度
をＨＢできるので、プロセッサに内蔵されているタイマ
や時計が狂うことがない。

しかしながら、この提案においては、タイマ信号ｔの発
生期間が固定されているので、プロセッサ１０の処理速
度をアプリケージピンソフト毎にタイマ信号ｔの発生期
間を設定する作業が必要となる。

本発明は上記従来の事情に鑑みてなされたものであり、
その目的は、プロセッサの性能を動的に調節することが
可能となる情報処理装置を提供することにある。

［課題を解決するための手段］上記目的を達成するために本発明に係る装置は第１図の
ように構成されている。

同図において、プロセッサ１０からメモリ１２に対して
アクセスを要求し、メモリ１２ではブロセッ、すＩＯの
要求したアクセスが許可される。

また、プロセッサ１０で走行中のプログラムにより値が
書き換えられるレジスタ１４が設けられており、このレ
ジスタ１４の値に応じてアクセス速度制御回路１８によ
り一定間隔で所定期間に亘り強制的にアクセス要求とそ
の許可が抑制される。

［作用コ本発明では、レジスタ１４の値に応じて一定間隔で一定
期間に亘たり発生するタイマ信号ｔによりプロセッサ１
０のメモリアクセス速度が強制的に抑制される。

そして、このレジスタ１４の値はプロセッサ１０から書
き換えることができる。

［実施例コ以下、図面に基づいて本発明に係る装置の好適な実施例
を説明する。

第２図において、プロセッサ１０からメモリ１２に対し
てアクセスが要求されると、その要求がアンドゲート２
０−４を介してメモリ１２のアンドゲート２０−２に与
えられ、メモリ１２内に取り込まれる。

そして、メモリ１２から送出されたメモリアクセスの許
可信号はアンドゲート２０−３を介してプロセッサ１０
のアンドゲート２０−１へ与えら札　その内部に取り込
まれる。

また、プロセッサｌＯとメモリ１２の間にはレジスタ１
４とアクセス速度制御回路１８が設けられており、第３
図のようにプロセッサ１０で走行するマイクロプログラ
ムによりデータバス２４がら下位４ビツトの値がレジス
タ１４に与えられる。

このレジスタ１４の値はプロセッサ１０で走行するプロ
グラムにより書き換えられる。

レジスタ１４の値はアクセス速度制御口ｖ８１８へ初期
値として読み込ま札　アクセス速度制御回路１８では読
み込んだレジスタ１４の値に応じて一定長の期間中で所
定の連続したサイクル長だけ発生するタイマ信号ｔが生
成さ札　タイマ信号ｔはアンドゲート２０−３．２０−
４へ各々与えられる。

そして、プロセッサ１０がメモリ１２ヘアクセスが要求
しメモリ１２がアクセスを許可した場合で、アクセス速
度制御回路１８からレジスタ１４の値に対応したタイマ
信号ｔがアンドゲート２゜−３，２０−４に与えられて
いるときのみ、プロセッサ１０のアクセスが開始される
。

また、プロセッサ１０がメモリ１２ヘアクセスを要求し
てメモリ１２がそのアクセスを許可した場合であっても
、アクセス速度制御口ｉ！８１８がらタイマ信号ｔがア
ンドゲート２０−３．２０−４に与えられていないとき
には、プロセッサ１０のアクセスが行われない。

第４図ではアクセス速度制御回路１８によるレジスタ１
４の値に対応したタイマ信号ｔの生成が説明されており
、例えば、レジスタ１４の値が１００１にセットされた
ときには、タイマ信号ｔは４×１８μＳの期間に亘たり
連続して生成さ札アクセス速度制御回路１８からアンド
ゲート２０−３．　２０−４へ与えられる。

そして、次の４×１８μｓの期間に亘たりタイマ信号ｔ
は生成されず、アクセス速度制御回路１８からアンドゲ
ート２０−３．２０−４へタイマ信号ｔは与えられない
。

そのため、この例ではプロセッサ１０のメモリアクセス
処理速度は１／２の倍率に低下調節される。

以上説明したように本実施例によれば、プロセッサ１０
のメモリアクセス速度がレジスタ１４の値に対応した一
定長の期間中で所定の連続したサイクル長だけ発生する
タイマ信号ｔにより強制的に抑制される。

そして、レジスタ１４の値はプロセッサ１０から書き換
えることができるので、プログラム毎にプロセッサ１０
の処理速度を動的に調節できる。

したがって、各アプリケージ日ンソフトに応じてプロセ
ッサ１０のメモリアクセス速度を自動的に調節できる。

［発明の効果］本発明によれ仏　レジスタの値を必要に応じて書き換え
ることにより、プロセッサの処理速度を動的にｒＡ節で
きる。

したがって、各アプリケージロンソフトに応じてプロセ
ッサのメモリアクセス速度を自動設定することができ、
このため、アプリケージロンソフトの取り扱いが容易と
なる。

【図面の簡単な説明】

第１図は発明の原理構成銖第２図は実施例の構成説明臥第３図はレジスタとアクセス速度制御回路の概略説明Ａ第４図はプロセッサ性能の調節作用説明図、第５図は従
来例の構成説明鳳第６図は従来例の作用説明図、第７図はＮＯＰ挿入の作用段ＩＪＩ′］臥第８図は提案
装置の概略説明Ａ第９図は提案装置の作用説明乱である。ｌＯ・・・プロセッサ１２・・・メモリ１４−・ｅレジスタ１８・・−アクセス速度制御回路２０−１．２０−２．２０−３．２０−４・・Φアンド
ゲート２２・・・タイマ信号生成回路２４・拳・データバス

Claims

【特許請求の範囲】メモリ（１２）に対してアクセスを要求するプロセッサ
（１０）と、プロセッサ（１０）の要求したアクセスを許可するメモ
リ（１２）と、プロセッサ（１０）で走行中のプログラムにより値が書
き換えられるレジスタ（１４）と、レジスタ（１４）の
値に応じて前記要求と要求許可を一定間隔で所定期間に
亘り強制的に抑制するアクセス速度制御回路（１８）と
、を有することを特徴とする情報処理装置。