JPH0477075A

JPH0477075A - 映像信号の間引き／補間回路

Info

Publication number: JPH0477075A
Application number: JP2185350A
Authority: JP
Inventors: Takehiko Shioda; 岳彦塩田; Hiroshi Iwamura; 宏岩村
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1990-07-16
Filing date: 1990-07-16
Publication date: 1992-03-11
Anticipated expiration: 2010-12-20
Also published as: JPH07121117B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野］この発明は、順次走査の映像信号にフレーム内でオフセ
ラ目撃本化を施し、データ量を圧縮して出力する映像信
号の間引き回路と、この圧縮した映像信号に補間処理を
施し、元の映像信閃を復元する映像信号の補間回路とに
関するものである。

〔従来の技術〕

第５図は、従来の映像信号の間引き処理を説明するため
の動作説明図である。この間引き処理は順次走査の映像
信号にフレーム内でオフセント４Ｆ。

本化（五の目標本化）を施し、データ量を圧縮して伝送
路または記録媒体に送出する処理である。

この処理は、入力される順次走査の映像信号のラインＬ
ｌ　　（画素Ｐ、ｏ、ＰＩ＋、・・・）、［，２（画素
Ｐ２ａｙＰ２＋ｙ・・・）、Ｌａ（画素Ｐ３゜＋Ｐ３１
＋・・・）・・・に対しく図（ａ））、３ｘ３個のマト
リクス状の係数に、〜に４を掛け（図（ｂ））、サブサ
ンプルによってライン毎に交互に１画素おきに画素デー
タを間引きし、隣接する画素データおよび自己の画素デ
ータから圧縮後の画素データを求める（図（Ｃ））処理
である。例えば、３×３個の画素Ｐ、ｏ−Ｐ、□、　Ｐ
　２０−Ｐ　２２　＋　Ｐ　３０”　Ｐ　３２から圧縮
後の画素Ｐ２＋を求めると、Ｐ　２１’　−ＫＩＰ　２１　十に２　（Ｐｚ。十Ｐ２
２）＋　Ｋ３　（Ｐ　ｚ　十Ｐ　３１）十に４（Ｐ１０＋ＰＩ２＋Ｐ３０＋Ｐ３２）となる。

こうして、ライン毎に交互に１画素おきに画素を間引い
たのち、今度は１ラインおきにラインを１画素分シフト
シ、各ラインの画素を垂直方向に揃えて出力する（図（
ｄ））。

こうして圧縮した走査線信号を復調するには、第６図に
示すように、圧縮データ（図（ａ））に対し、各ライン
毎に交互に１画素おきに零データを挿入しく図（ｂ））
、係数１１〜１＜　　（図（Ｃ））を掛けることによっ
て元の走査線信号を復元する（図（ｄ））。

なお、係数に７と係数１゜との関係は、１７−２ＸＫ、
となるように設定されている。

〔発明が解決しようとする課題〕

前述の従来例では、サンプリング周波数ｆｓで処理しな
ければならないため、高いクロック周波数での高速処理
が要求され、また、１ラインの走査線信号を記憶するラ
インメモリに記↑、ａ容量の大きなメモリを必要とする
などの不都合が住しる。

この発明は、動作処理速度を低減させると共に補間回路
のラインメモリの記憶容量を半減させ、かつ簡易な構成
の映像信号の間引き／補間回路を提供することを目的と
する。

〔課題を解決するための手段］この発明による映像信号の間引き回路は、映像信号を、
ライン毎に１画素おきに分離して２相データとして出力
する２相分割回路と、この２相分割回路から出力される
２相データを、ライン毎に交互に切り換えて出力する切
換回路と、この切換回路の出力を、内部にライン毎の切
り換えをもってフィリタリングする２組のフィルタ回路
とを有し、２次元フィルタ処理とオフセット標本化とデ
ータシフトとを同時に行うように構成する。

また、この発明による映像信号の補間回路は、内部にラ
イン毎の切り換えを行う切換回路を有する２組のフィル
タを共有化したフィルタ回路を備え、このフィルタ回路
で補間された補間データと中心データとを切り換えるこ
とにより所定の１１回かれた映像信号についてデータシ
フトと零点挿入と２次元フィルタ処理とを同時に行うよ
うに構成する。

［作　用］この発明の構成において、順次走査の映像信号が間引き
回路に人力されると、２相分割回路は各ラインの画素を
周波数ｆｓのタイミングで順次取り込み、各ライン毎に
１画素おきに分離して周波数ｒｓのタイミングで２相デ
ータＤＯおよびＩ）１として出力する。２相出力データ
ＤＯおよびＤｌは、切換回路でライン毎に交互に切り換
えられ、２次元サブサンプル・フィルタに入力される。

２次元サブサンプル・フィルタでは、順次走査の映像信
号をライン毎に交互に１画素おきに間弓いてオフセット
標本化（五の目標本化）を行いデータ量を圧縮して出力
する。フィルタに入力される順次走査の映像信号は２相
デークに分離されているため、フィルタは周波数（ｓ／
２の低速度で動作させることができる。

また、補間回路は２ｍのフィルタを共有化したフィルタ
回路の一方の側で補間した補間データと他方の側で補間
した補間データとをクロックＣＫ（周波数Ｉｓ）で交互
に切り換えることにより、データシフトと零点挿入と２
次元フィルタ処理とを同時に行い、ライン毎に交互に１
画素おきに間引きされた画素データを復元する。

〔実施例］第１図はこの発明による映像信号の間引き／補間回路の
うち間引き回路の一実施例を示すプロツり図である。

この回路は、入力端子１０から入力される順次走査の映
像信号を、ライン毎に１画素おきに分離して２相データ
ＤＯおよびＤｌに分割する２相分割回路１１を備え、こ
の２相分割回路１１の出力データＤｏおよびＤｌは切換
回路１２でライン毎に交互に切り換えられて、一方の出
力は走査線信号の１画素分を記憶する遅延回路１３に、
他方の出力は同じく走査線信号の１画素分を記憶する遅
延回路１４にそれぞれ入力される。

遅延回路１３の出力は遅延回路１５を経て［１ライン−
１画素Ｊ分の走査線信号を記憶するラインメモリ１６に
入力され、ラインメモリ１６の出力は同じく「１ライン
−１画素」分の走査線信号を記憶するラインメモリ１７
に入力される。ラインメモリ１７の出力は遅延回路１８
および１９の直列回路に入力される。また、切換回路１
２の一方の出力と遅延回路１３の出力とはスイッチ回路
２０でライン毎に交互に切り換えられて出力され、遅延
回路１３の出力と遅延回路１５の出力とはスイッチ回路
２１で同じくライン毎に交互に切り換えられて出力され
る。両スイッチ回路２０および２１の出力は加算回路２
２によって加算される。

また、ラインメモリ１７の出力および遅延回路１日の出
力はスイッチ回路２３でライン毎に交互に切り換えられ
て出力され、遅延回路１８の出力および遅延回路１９の
出力はスイッチ回路２４で同じくライン毎に交互に切り
換えられて出力される。

両スイッチ回路２３および２４の出力は加算回路２５に
よって加算される。また、加算回路２２の出力および加
算回路２５の出力は加算回路２６で加算され、係数に４
を乗算する乗算回路２７に入力される。また、ラインメ
モリ１６の出力は係数に１を乗算する乗算回路２８に入
力される。

遅延回路１４の出力は「１ライン−１画素Ｊ分の走査線
信号を記憶するラインメモリ２９に入力され、その出力
は遅延回路３０および３１の直列回路を経て「ｌライン
ー１画素」分の走査線信号を記憶するラインメモリ３２
に入力される。ラインメモリ２９の出力および遅延回路
３０の出力はスイッチ回路３３でライン毎に交互に切り
換えられて出力され、遅延回路３０の出力および遅延回
路３１の出力はスイッチ回路３４で同しくライン毎に交
互に切り換えられて出力される。両スイッチ回路３３お
よび３４の出力は加算回路３５で加算されて出力される
。また、遅延回路１４の出力およびラインメモリ３２の
出力は加算回路３６で加算されて係￥Ｉ　Ｋ　３を乗算
する乗算回路３７に入力される。また、加算回路３５の
出力は係数に２を乗算する乗１γ回路３日に入力される
。

乗算回路２７および２８、乗算回路３７および３８の各
出力は加算回路３９で加算され、出力端子４０を経て次
段の回路に出力される。

この構成において、入力端子ＩＯに映像信号の各ライン
が、第２図（ａ）に示すように、ラインＬＩＬ２．Ｌ、
３　、・・・として入力されると、２相分割回路１１は
各ラインの画素データを周波数ｆｓのタイミングで取り
込み、各ライン毎に１画素おきに分離して周波＃１９ｆ
ｓ／２のタイミングで２相データＤｏおよびＤｌとして
出力する。従って、２相分割回路１１からは、第２図（
ｂ）に示すように、出力データＤｏとしてラインＬａ、
　（画素Ｐ　ＩＱ　ＨＰ　１２１−）　、　Ｌａｚ　（
画素Ｐｚｏ、Ｐｚｚ、−）　　、Ｌａ、、（画素Ｐ３０
ｙＰ３□、・・・）　・・・が出力され、第２図（Ｃ）
に示すように、出力データＤ１としてラインＬｂ、　（
画素Ｐ１１ｔＰＩ：ｌ、・・・）、Ｌｂ、（画素Ｐ２１
＋Ｐ２３１・・・）、Ｌｂ３（画素Ｐ　３１　＋　Ｐ　
３３　Ｈ・・・）、・・・が出力される。

この２つの出力データＤＯおよびＤｌは切換回路１２で
ライン毎に交互に切り換えられ、遅延回路１３にはライ
ンＬａ、→Ｌｂ、−Ｌａ、→Ｌｂ４→”’がこれらの順
に入力され、遅延回路１４にはライン１゜ｂ、→Ｌａｚ
→Ｌｂ、→Ｌａｇ→・・・がこれらの順に入力される。

いま、入力端子１０にラインＬａが人力されると、２相
分割回路１１からは出力データＤｏとしてラインＬａ、
、　（画素Ｐ３０１Ｐ３２１・・・）が出力され、出力
データＤ１としてラインＬｂ３（画素Ｐ、、、Ｐ、３．
・・・）が出力される。このとき、切換回路１２は図の
実線の状態に切り換えられているので、遅延回路１３に
はラインＬａ３が入力され、遅延回路１４にはラインＬ
ｂ３が人力される。いま、遅延回路１３に画素Ｐ３４が
、遅延回路１４に画素Ｐ３５がそれぞれ同時に入力され
ると、遅延回路１３および１５からは画素Ｐ３□および
画素Ｐ３０が出力され、ラインメモリ１６および１７か
らは画素Ｐ２３および画素Ｐ１４が出力され、遅延回路
１８および１９からは画素Ｐ　１２および画素Ｐ、。が
出力される。また、遅延回路１４からは画素Ｐ３ｆｆが
出力され、ラインメモリ２９からは画素ＰＥＡが出力さ
れ、遅延回路３０からは画素Ｐ２□が出力され、遅延回
路３Ｉからは画素Ｐ　２０が出力され、ラインメモリ３
２からは画素ＰＩ：ｌが出力される。

各スイッチ回路２０および２１．２３および２４．３３
および３４は何れも図示の状態に切り換えられているの
で、加算回路３９からは画素Ｐ２３が次式のように演算
されて出力される。

Ｐ２３　＝に、Ｐ２３十に２　（Ｐ　２２＋Ｐ　２４）＋に３（ＰＩ３−ト　Ｐ　３３）＋に４　（Ｐ１２＋ＰＩ４十Ｐ３２＋Ｐ３４）続いて、
切換回路】２から画素Ｐ　３ｂが遅延回路１３に、画素
Ｐ３７が遅延回路１４にそれぞれ同時に人力されると、
遅延回路Ｉ３および１５からは画素Ｐ３４および画素Ｐ
３２が出力され、ラインメモリ１６および１７からは画
素Ｐ２Ｓおよび画素Ｐ１６が出力され、遅延回路１８お
よび１９からは画素Ｐ　１４および画素Ｐ１□が出力さ
れる。また、遅延回路１４からは画素Ｐ３Ｓが出力され
、ラインメモリ２９からは画素Ｐｚａが出力され、遅延
回路３０および３１からは画素Ｐ２４および画素Ｐ２２
が出力され、ラインメモリ３２からは画素ＰＩ５が出力
される。従って、加算回路３９からは画素Ｐ２５′が次
式のように演算されて出力される。

Ｐｚｓ’　＝に＋Ｐ　２５＋に２　（Ｐ２４＋Ｐ２６）＋　Ｋ３　（Ｐ　＋ｓ　＋　Ｐ　ｚｓ）十に４　（Ｐ１
４＋Ｐ１６十Ｐ３４＋Ｐ：１６）入力端子１０にライン
Ｌ４が入力されると、２相分割回路１１からは出力デー
タＤＯとしてラインＬａ４（画素Ｐ４゜、Ｐ４□、・・
・）が出力され、出力データＤ１としてラインＬｂ４（
画素Ｐ４１＋Ｐ４：ｌ＋・・・）が出力される。このと
き、切換回路Ｉ２は図の破線の状態に切り換わっている
ので、遅延回路１３にはラインＬｂ、が入力され、遅延
回路１４にはラインＬａｎが入力される。いま、遅延回
路１３に画素Ｐａｓが、遅延回路１４に画素Ｐ　４４が
それぞれ同時Ｃコ人力されると、遅延回路１３および１
５からは画素Ｐ４１および画素Ｐ　４１が出力され、ラ
インメモリ１６および１７からは画素Ｐ３゜および画素
Ｐ２．が出力され、遅延回路１８および１９からは画素
丁）２３および画素Ｐａｌが出力される。また、遅延回
路１４からは画素Ｐ４２が出力され、ラインメモリ２つ
からは画素ｐｚｓが出力され、遅延回路３０および３１
からは画素Ｐｆｆｌおよび画素Ｐｊ＋が出力され、ライ
ンメモリ３２からは画素Ｐ２□が出力される。

各スイッチ回路２０および２１．２３および２４．３３
および３４は何れも図示と反対の状態に切り換えられて
いるので、加算回路３９からは画素Ｐ、２′が次式のよ
うに演算されて出力される。

Ｐｆｆｚ　　””Ｋ、Ｐ３２十に２　（Ｐ：ｌＩ＋Ｐ３３）＋に３Ｃｐｚｚ→Ｐ４２）＋ｐｃａ　（ｐｚ＋＋ｐｚｘ＋ｐイ＋　＋　Ｐ　４ｚ）
こうして最終的には、第２図（ｄ）に示すように、各ラ
イン毎に交互に１画素おきに間引かれた走査線信号が出
力端子４０から出力される。この走査線信号は前述した
第５図（ｄ）の信号に相当する。

第３図は、第１図の間引き回路によって圧縮した映像信
号を復元するための補間回路で、入力端子５０から入力
される走査線信号を１画素分記１ａする遅延回路５’Ｌ
遅延回路５１の出力を「１ライン−２画素Ｊ分記４ｇす
るラインメモリ５２、ラインメモリ５２の出力を順次１
画素分記１ａする直列遅延回路５３および５４、遅延回
路５４の出力を［１ライン−Ｊ画素ｊ分記憶するライン
メモリ５５、ラインメモリ５５の出力を１画素分記１，
０する遅延口Ｆ１８５６を備える。

また、遅延回路５３の出力および遅延回路５４の出力は
スイッチ回路５７によってライン毎に交互に切り換えら
れ、係数１１を乗算する乗算回路５８に入力される。ま
た、入力端子５０の入力および遅延回路５１の出力は加
算回路５９によって加算され、ラインメモリ５５の出力
および遅延回路５６の出力は加算回路６０によって加算
され、両加算回路５９および６０の出力は加算回路６１
で加算されて係数ｔ４を乗算する乗算回路６２に入力さ
れる。さらに、両乗算回路５８および６２の出力は加算
回路６３で加算されてスイッチ回路６４の固定端子ａに
入力される。

また、ラインメモリ５２の出力および遅延回路５３の出
力はスイッチ回路６５によってライン毎に交互に切り換
えられ、遅延回路５３の出力および遅延回路５４の出力
はスイッチ回路６６によって同しくライン毎に交互に切
り換えられる。両スイッチ回路６５および６６の出力は
加算回路６７で加算されて係数１２を乗算する乗算回路
６８に入力される。また、入力端子５０の入力およびラ
インメモリ５５の出力は加算回路６９によって加算され
、係数１３を乗算する乗算回路７０に入力される。そし
て、両乗算回路６８および７０の出力は加算回路７１で
加算されてスイッチ回路６４の固定端子すに入力される
。

スイッチ回路６４は固定端子ａに入力される加算回路６
３の出力と、固定端子すに人力される加算回路７１の出
力とを、クロックＣＫ毎に交互に切り換えて出力し、出
力端子７２を介して次段の回路に出力する。

この構成において、入力端子５０には、間引き回路で圧
縮された順次走査の映像信号が、第４図（ａ）に示すよ
うに、ラインＬ１　（画素Ｐ、’、Ｐ・・・）、Ｌ２（
画素ＰＨＩ　　＋　Ｐ２３’　　＋・・・）、Ｌ３（画
素Ｐ３゜′、Ｐ３□　、・・・）、・・・の順に入力さ
れる。いま、ラインＬ３の画素Ｐ３４′が入力端子５０
に入力されると、遅延回路５１から画素Ｐ３□′ライン
メモリ５２から画素Ｐ２□　、遅延回路５３および５４
から画素Ｐ２５′およびＰ２３’、ラインメモリ５５か
ら画素Ｐ、４　、遅延回路５６から画素Ｐ１□′がそれ
ぞれ出力される。各スイッチ回路５７．６５．６６は図
示の状態に切り換えられているので、加算回路６３から
は画素Ｐ２３が次式のように演算されて出力され、加算
回路７１からは画素ｐｚａが次式のように演算されて出
力される。

Ｐ　２３＝　１１　Ｐ　２３’ ＋ｐａ　（Ｐ、　’　＋Ｐｌ　’　＋Ｐ３２’　＋Ｐ３
４’　）Ｐ　ｚａ−１２（Ｐ　２３’　十Ｐ　２．’　
）＋ｆ３　（ｐ、＋　’　＋Ｐ：＋４’　）画素ＰＺ３
はスイッチ回路６４の可動端子ａに入力され、また、画
素Ｐ２４はスイッチ回路６４の可動端子すに入力される
。この状態でスイッチ回路６４をクロックＣＫで切り換
えると、画素Ｐ２３および画素ｐｚａが順次に出力端子
７２を介して出力される。

こうして最終的には、第４図（ｂ）に示すように、元の
映像信号が復元される。

ルタに近いフィルタリングを掛けることができ、構成の
簡易な映像信号の間引き／補間回路を提供することが可
能となる。

【図面の簡単な説明】

第１図はこの発明による映像信号の間引き回路の一実施
例を示すブロック図、第２図は第１図の動作を説明するだめの図、第３図はこ
の発明による映像信号の補間回路の一実施例を示すブロ
ック図、第４回は第３図の動作を説明するための図、第５図は従
来の間引き処理を説明するための図、第６図は従来の補
間処理を説明するだめの図である。（発明の効果）この発明によれば、従来に比べ動作速度を低減させるこ
とができ、また、少ない記憶容量のラインメモリを用い
ることができ、さらに、理想フィ（ａ）Ｌ３（ｂ）ｌＬｌ ■ ○ ○ ○ Ｌｌ ■ ○ ■ ■ 従来の間引き処理説明図完５図従来の補間処理説明図第６図

Claims

【特許請求の範囲】

（１）映像信号を、ライン毎に１画素おきに分離して２
相データとして出力する２相分割回路と、上記２相分割
回路から出力される上記２相データを、ライン毎に交互
に切り換えて出力する切換回路と、上記切換回路の出力を、内部にライン毎の切り換えをも
ってフィリタリングする２組のフィルタ回路とを有し、２次元フィルタ処理とオフセット標本化とデータシフト
とを同時に行うことを特徴とする映像信号の間引き回路
。
（２）内部にライン毎の切り換えを行う切換回路を有す
る２組のフィルタを共有化したフィルタ回路を備え、こ
のフィルタ回路で補間された補間データと中心データと
を切り換えることにより所定の間引かれた映像信号につ
いてデータシフトと零点挿入と２次元フィルタ処理とを
同時に行うことを特徴とする映像信号の補間回路。