JPH0477935B2 - - Google Patents
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- Publication number
- JPH0477935B2 JPH0477935B2 JP61263516A JP26351686A JPH0477935B2 JP H0477935 B2 JPH0477935 B2 JP H0477935B2 JP 61263516 A JP61263516 A JP 61263516A JP 26351686 A JP26351686 A JP 26351686A JP H0477935 B2 JPH0477935 B2 JP H0477935B2
- Authority
- JP
- Japan
- Prior art keywords
- main power
- memory
- power supply
- address
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 12
- 230000014759 maintenance of location Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ制御回路に関し、特に主電源と
バツテリ電源とを備え、主電源のオフ中はバツテ
リによつてデータを保護するシステムに好適な、
メモリ制御回路に関する。
バツテリ電源とを備え、主電源のオフ中はバツテ
リによつてデータを保護するシステムに好適な、
メモリ制御回路に関する。
メモリのバツクアツプについては、例えば、ト
ランジスタ技術Jan.1985第３章図３−１１，図３
−１２に記載されている如く、電源電圧変動検出
部が基準電圧からの変動を検出した場合、メモリ
素子に対するチツプセレクト信号のみをオフ状態
としており、アドレスやライト信号に対しては特
に制御は行わず、不定とすることが一般的であつ
た。
ランジスタ技術Jan.1985第３章図３−１１，図３
−１２に記載されている如く、電源電圧変動検出
部が基準電圧からの変動を検出した場合、メモリ
素子に対するチツプセレクト信号のみをオフ状態
としており、アドレスやライト信号に対しては特
に制御は行わず、不定とすることが一般的であつ
た。
しかしながら、上記従来技術では、主電源とバ
ツテリ・バツクアツプ電源との切替わり時や、バ
ツテリ・バツクアツプ時にチツプセレクト信号お
よびライト信号にノイズが加わると、メモリに対
して誤書込みが行われるという問題がある。
ツテリ・バツクアツプ電源との切替わり時や、バ
ツテリ・バツクアツプ時にチツプセレクト信号お
よびライト信号にノイズが加わると、メモリに対
して誤書込みが行われるという問題がある。
このことは、メモリに装置固有の情報を設定し
ておくような場合に、大きな問題となる。
ておくような場合に、大きな問題となる。
また、バツテリ・バツクアツプ中のアドレスは
確定していないため、このときに書込むデータを
活用することができないという問題もある。
確定していないため、このときに書込むデータを
活用することができないという問題もある。
本発明は上記事情に鑑みてなされたもので、そ
の目的とすることろは、従来のメモリ制御回路に
おける上述の如き問題を解消し、主電源がオフの
間は、メモリに対して特定のアドレスを指定する
ことにより、万一、誤書込みが行われても、その
影響を当該特定アドレスに限定することによつて
メモリの信頼性を高めるようにしたメモリ制御回
路を提供することにある。
の目的とすることろは、従来のメモリ制御回路に
おける上述の如き問題を解消し、主電源がオフの
間は、メモリに対して特定のアドレスを指定する
ことにより、万一、誤書込みが行われても、その
影響を当該特定アドレスに限定することによつて
メモリの信頼性を高めるようにしたメモリ制御回
路を提供することにある。
本発明の上記目的は、主電源、バツテリ電源お
よびメモリを有するシステムにおいて、前記主電
源がオフされたことを検出する主電源オフ検出部
とアドレス切替え部とを設けて、前記主電源オフ
検出部が主電源のオフを検出中は、前記アドレス
切替え部から特定のアドレスを出力する如く構成
したことを特徴とするメモリ制御回路によつて達
成される。
よびメモリを有するシステムにおいて、前記主電
源がオフされたことを検出する主電源オフ検出部
とアドレス切替え部とを設けて、前記主電源オフ
検出部が主電源のオフを検出中は、前記アドレス
切替え部から特定のアドレスを出力する如く構成
したことを特徴とするメモリ制御回路によつて達
成される。
本発明においては、主電源の出力電圧が規定値
以下であると主電源がオフであると判断し、アド
レス切替え部に対して、特定のアドレスを出力す
るようにして、主電源のオフを検出中は、当該特
定アドレスに対してデータの書込みを行う。
以下であると主電源がオフであると判断し、アド
レス切替え部に対して、特定のアドレスを出力す
るようにして、主電源のオフを検出中は、当該特
定アドレスに対してデータの書込みを行う。
これにより、メモリに対し、万一誤書込みが行
われても、その影響を上記特定アドレスに限定で
きる。また、主電源オフ中のアドレスが固定され
ていることを利用して、主電源に切替わつた後、
当該アドレスにデータが書込まれているか否かを
判定し、主電源オフ中に書込み操作がなされたか
否かを調べることもできる。
われても、その影響を上記特定アドレスに限定で
きる。また、主電源オフ中のアドレスが固定され
ていることを利用して、主電源に切替わつた後、
当該アドレスにデータが書込まれているか否かを
判定し、主電源オフ中に書込み操作がなされたか
否かを調べることもできる。
以下、本発明の実施例を図面に基づいて詳細に
説明する。
説明する。
第１図は本発明の一実施例を示すメモリ制御回
路を含むシステムのブロツク構成図であり、図に
おいて、１は主電源、２はバツテリ電源、３はメ
モリ制御回路、４はメモリ、５はデータ強制書込
み部を示している。上記メモリ制御回路３は、主
電源オフ検出部３１、アドレス切替え部３２およ
びデータ保持制御部３３から構成されている。
路を含むシステムのブロツク構成図であり、図に
おいて、１は主電源、２はバツテリ電源、３はメ
モリ制御回路、４はメモリ、５はデータ強制書込
み部を示している。上記メモリ制御回路３は、主
電源オフ検出部３１、アドレス切替え部３２およ
びデータ保持制御部３３から構成されている。
第２図に本実施例の動作のタイミングチヤート
を示した。以下、第１図、第２図に従つて、本実
施例の動作を説明する。
を示した。以下、第１図、第２図に従つて、本実
施例の動作を説明する。
主電源１がオフの場合、メモリ４の電源ライン
Vccには、バツテリ電源２から給電される。この
ときのVccの電圧をVBATとする。
Vccには、バツテリ電源２から給電される。この
ときのVccの電圧をVBATとする。
上述の電源オフ検出部３１はVccの電圧値を監
視し、Vccの値とツエナダイオード３１Ｄの降下
電圧値の差を抵抗３１Ａ，３１Ｃで分割した値
が、トランジスタ３１Ｅがターンオンするための
ベスエミツタ間電圧より大きい場合は、Vcc−
OFF信号は“Ｌ”レベルとなり、トランジスタ
３１Ｅがターンオンするためのベースエミツタ間
電圧より小さい場合はVcc−OFF信号は“Ｈ”レ
ベルとなる。
視し、Vccの値とツエナダイオード３１Ｄの降下
電圧値の差を抵抗３１Ａ，３１Ｃで分割した値
が、トランジスタ３１Ｅがターンオンするための
ベスエミツタ間電圧より大きい場合は、Vcc−
OFF信号は“Ｌ”レベルとなり、トランジスタ
３１Ｅがターンオンするためのベースエミツタ間
電圧より小さい場合はVcc−OFF信号は“Ｈ”レ
ベルとなる。
このようなVcc−OFF信号出力の変化するとき
の閾値をVTHとすると、該VTHは前記VBATよりは
大きく、また、主電源がオンとなつたときVccに
供給される電圧より小さくなるように設定する必
要がある。
の閾値をVTHとすると、該VTHは前記VBATよりは
大きく、また、主電源がオンとなつたときVccに
供給される電圧より小さくなるように設定する必
要がある。
主電源１がオフの場合、主電源オフ検出部３１
が出力するVcc−OFF信号は“Ｈ”レベルとなる
ため、上記アドレス切替え部３２のアドレス出力
AO〜AN、データ保持制御部３３のチツプセレ
クトおよびメモリ書込み信号は、それぞれ、
オア回路３２Ａ，３２Ｂ，３３Ａおよび３３Ｂを
経由してすべて“Ｈ”レベルとなる。
が出力するVcc−OFF信号は“Ｈ”レベルとなる
ため、上記アドレス切替え部３２のアドレス出力
AO〜AN、データ保持制御部３３のチツプセレ
クトおよびメモリ書込み信号は、それぞれ、
オア回路３２Ａ，３２Ｂ，３３Ａおよび３３Ｂを
経由してすべて“Ｈ”レベルとなる。
以上述べた如く、主電源オフの間は、メモリ４
へのアドレス出力は、“Ｈ”レベルに固定される。
従つて、上記アドレス切替え部３２を構成するオ
ア回路３２Ａ，３２Ｂ，……の数を選定すること
により、メモリ４のエリアを任意の比率でこの目
的のために利用することができる。
へのアドレス出力は、“Ｈ”レベルに固定される。
従つて、上記アドレス切替え部３２を構成するオ
ア回路３２Ａ，３２Ｂ，……の数を選定すること
により、メモリ４のエリアを任意の比率でこの目
的のために利用することができる。
なお、このとき、前記データ強制書込み部５の
スイツチSWを動作させて、チツプセレクト信号
CSとメモリ書込み信号とを“Ｌ”レベルとす
ることにより、上記特定のアドレスに特定のデー
タを書込むか、あるいは、主電源オン中に書込ん
でおいた上記特定アドレスのデータ内容を破壊す
ることができる。そこで、主電源オン中に、上記
特定アドレスの内容を調べることによつて、前記
強制書込み部５のスイツチSWを動作させたか否
かを調べることができる。
スイツチSWを動作させて、チツプセレクト信号
CSとメモリ書込み信号とを“Ｌ”レベルとす
ることにより、上記特定のアドレスに特定のデー
タを書込むか、あるいは、主電源オン中に書込ん
でおいた上記特定アドレスのデータ内容を破壊す
ることができる。そこで、主電源オン中に、上記
特定アドレスの内容を調べることによつて、前記
強制書込み部５のスイツチSWを動作させたか否
かを調べることができる。
この応用としては、主電源がオフ時の操作をも
含めて、システムが予め定められた手順で操作さ
れたか否かを調べることができるので、正しい手
順で操作された場合のみシステムを動作開始させ
ることも可能であり、誤操作防止や機密保持に有
効な手段となる。
含めて、システムが予め定められた手順で操作さ
れたか否かを調べることができるので、正しい手
順で操作された場合のみシステムを動作開始させ
ることも可能であり、誤操作防止や機密保持に有
効な手段となる。
また主電源がオンの場合には、前記主電源オフ
検出部３１が出力するVcc−OFF信号は“Ｌ”レ
ベルとなるため、前記アドレス出力AO〜AN、
データ保持制御部３３のチツプセレクト信号
およびメモリ書込み信号出力は、マイクロコン
ピュータ等からの出力信号（図の信号AO〜AN，
CS，）が有効となる。これにより、主電源オ
ン時には、通常のメモリ４への書込み、メモリ４
からの読出し動作が実行可能である。
検出部３１が出力するVcc−OFF信号は“Ｌ”レ
ベルとなるため、前記アドレス出力AO〜AN、
データ保持制御部３３のチツプセレクト信号
およびメモリ書込み信号出力は、マイクロコン
ピュータ等からの出力信号（図の信号AO〜AN，
CS，）が有効となる。これにより、主電源オ
ン時には、通常のメモリ４への書込み、メモリ４
からの読出し動作が実行可能である。
以上述べた如く、本発明によれば、主電源、バ
ツテリ電源およびメモリを有するシステムにおい
て、前記主電源がオフされたことを検出する主電
源オフ検出部とアドレス切替え部とを設けて、前
記主電源オフ検出部が主電源のオフを検出中は、
前記アドレス切替え部から特定のアドレスを出力
する如く構成したので、主電源がオフの間は、メ
モリに対して特定のアドレスを指定することによ
り、万一、誤書込みが行われても、その影響を当
該特定アドレスに限定することによつてメモリの
信頼性を高めるようにしたメモリ制御回路を実現
できるという顕著な効果を奏するものである。
ツテリ電源およびメモリを有するシステムにおい
て、前記主電源がオフされたことを検出する主電
源オフ検出部とアドレス切替え部とを設けて、前
記主電源オフ検出部が主電源のオフを検出中は、
前記アドレス切替え部から特定のアドレスを出力
する如く構成したので、主電源がオフの間は、メ
モリに対して特定のアドレスを指定することによ
り、万一、誤書込みが行われても、その影響を当
該特定アドレスに限定することによつてメモリの
信頼性を高めるようにしたメモリ制御回路を実現
できるという顕著な効果を奏するものである。
また、主電源オフ中に特定のアドレスに、スイ
ツチ操作等によりデータの書込みを可能とした場
合には、主電源オン後にその内容を判定すること
によつて、主電源がオフ中の操作をも含めて、操
作の検証を行うことができ、システムの誤操作防
止や機密保持にも有効である。
ツチ操作等によりデータの書込みを可能とした場
合には、主電源オン後にその内容を判定すること
によつて、主電源がオフ中の操作をも含めて、操
作の検証を行うことができ、システムの誤操作防
止や機密保持にも有効である。
第１図は本発明の一実施例を示すメモリ制御回
路を含むシステムのブロツク構成図、第２図は実
施例の動作のタイミングチヤートである。 １：主電源、２：バツテリ電源、３：メモリ制
御回路、４：メモリ、５：データ強制書込み部、
３１：主電源オフ検出部、３２：アドレス切替え
部、３３：データ保持制御部。
路を含むシステムのブロツク構成図、第２図は実
施例の動作のタイミングチヤートである。 １：主電源、２：バツテリ電源、３：メモリ制
御回路、４：メモリ、５：データ強制書込み部、
３１：主電源オフ検出部、３２：アドレス切替え
部、３３：データ保持制御部。
Claims (1)
- １ 主電源、バツテリ電源およびメモリを有する
システムにおいて、前記主電源がオフされたこと
を検出する主電源オフ検出部とアドレス切替え部
とを設けて、前記主電源オフ検出部が主電源のオ
フを検出中は、前記アドレス切替え部から特定の
アドレスを出力する如く構成したことを特徴とす
るメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61263516A JPS63116250A (ja) | 1986-11-05 | 1986-11-05 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61263516A JPS63116250A (ja) | 1986-11-05 | 1986-11-05 | メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63116250A JPS63116250A (ja) | 1988-05-20 |
| JPH0477935B2 true JPH0477935B2 (ja) | 1992-12-09 |
Family
ID=17390620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61263516A Granted JPS63116250A (ja) | 1986-11-05 | 1986-11-05 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63116250A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012150359A (ja) * | 2011-01-20 | 2012-08-09 | Ricoh Co Ltd | 電子機器および電子機器の制御方法、ならびに、プロジェクタ装置 |
-
1986
- 1986-11-05 JP JP61263516A patent/JPS63116250A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63116250A (ja) | 1988-05-20 |
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