JPS586568A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS586568A JPS586568A JP57107430A JP10743082A JPS586568A JP S586568 A JPS586568 A JP S586568A JP 57107430 A JP57107430 A JP 57107430A JP 10743082 A JP10743082 A JP 10743082A JP S586568 A JPS586568 A JP S586568A
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- JP
- Japan
- Prior art keywords
- signal
- decoder
- ram
- input
- chip
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- Granted
Links
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 5
- 230000004044 response Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメ４り装置ｍ４？に読み出し書き込み可能メ毫
り素子を含むメモリ装置に関する。
り素子を含むメモリ装置に関する。
従来読み出し書き込み可能メモリ（以下８ムＭという）
ボード上に実装されたＲＡＭ素子を、プログツム開発時
にプログラム格納領域として使用しこのＲＡＭ評にプロ
グラム命令を書き込み、その後プログ２ムデバ、り等を
実行した時グログツムによ〕予め決められた処理手順と
、＃！表っ九処理手順を中央演算処理装置（ＣＰＵ）が
実行することがある、これは主に雑音中プレグ２ム々ス
によって書き込み信号が加わる事に起因するのであるが
ヒの雑音やプログラム命令によってプログラム格納領域
として使用しているＲＡＭＫ書き込まれた正規のプログ
ラムデータまでが書き替えられてしまうという欠点があ
った。
ボード上に実装されたＲＡＭ素子を、プログツム開発時
にプログラム格納領域として使用しこのＲＡＭ評にプロ
グラム命令を書き込み、その後プログ２ムデバ、り等を
実行した時グログツムによ〕予め決められた処理手順と
、＃！表っ九処理手順を中央演算処理装置（ＣＰＵ）が
実行することがある、これは主に雑音中プレグ２ム々ス
によって書き込み信号が加わる事に起因するのであるが
ヒの雑音やプログラム命令によってプログラム格納領域
として使用しているＲＡＭＫ書き込まれた正規のプログ
ラムデータまでが書き替えられてしまうという欠点があ
った。
本発明の目的は、ＲＡＭ素子に書き込まれたプログラム
命令が雑音中プログラムミスにより誤り九プログ２ム情
報に書き替えられる仁とがないＲＡＭ装置を提供すると
とにある。
命令が雑音中プログラムミスにより誤り九プログ２ム情
報に書き替えられる仁とがないＲＡＭ装置を提供すると
とにある。
本発明はメモリーボード上のＲＡＭチ、プを非選択状態
にする制御回路を設け、この制御回路から非選択信号を
ＲＡＭチップに与える仁とによ）、所定の書き込み時以
外にＲＡＭチップにデータが書き込まれ衾いようＫする
ように構成される。
にする制御回路を設け、この制御回路から非選択信号を
ＲＡＭチップに与える仁とによ）、所定の書き込み時以
外にＲＡＭチップにデータが書き込まれ衾いようＫする
ように構成される。
本発明によれば、所定の期間以外ＩＩｃＦｉ制御回路か
らの非選択信号によｊ）ＲＡＭへのデータの書き込みが
禁止されるので、所定の期間ｋＲＡＭＫ書き込まれた正
規のプ四グラムが雑音やプログラムミス勢によって誤っ
た情報に書き替えられることはない。
らの非選択信号によｊ）ＲＡＭへのデータの書き込みが
禁止されるので、所定の期間ｋＲＡＭＫ書き込まれた正
規のプ四グラムが雑音やプログラムミス勢によって誤っ
た情報に書き替えられることはない。
以下１図面を参照して本発明をよシ詳細に説明する。
第１図は本発明の一実施例を示すメモリ装置の一部を表
わすブロック図である。メモリーボード上のＲＡＭチッ
プ４はデータバスＤＳの入出力端子ｋ及びアドレスバス
ＡＢの入力端子ｊを有し、端子息に書き込み信号８．が
入力され、端子ｌにデコーダ３のチップセレクト端子り
からチップセレクト信号が入力される。一方デコーダ３
にはチ、プセレクト用のアドレス信号の上位ビット人Ｂ
′（本実施例では上位２ビツト）が端子ｆ９ｇに入力さ
れる。端子ｅにｉ；ｊＡＮＤゲート２の出力端子ｍから
デコーダ制御信号が入力され、ＡＮＤゲート２の入力端
子ｃ、ｄは夫々インバータ１の出力端子すと、データ読
み出し信号８．に接続されインバータｌの入力端子１は
抵抗Ｂを介して＋５ｖの電圧が印加されるとともにスイ
ッチＳＷを介して接地される。
わすブロック図である。メモリーボード上のＲＡＭチッ
プ４はデータバスＤＳの入出力端子ｋ及びアドレスバス
ＡＢの入力端子ｊを有し、端子息に書き込み信号８．が
入力され、端子ｌにデコーダ３のチップセレクト端子り
からチップセレクト信号が入力される。一方デコーダ３
にはチ、プセレクト用のアドレス信号の上位ビット人Ｂ
′（本実施例では上位２ビツト）が端子ｆ９ｇに入力さ
れる。端子ｅにｉ；ｊＡＮＤゲート２の出力端子ｍから
デコーダ制御信号が入力され、ＡＮＤゲート２の入力端
子ｃ、ｄは夫々インバータ１の出力端子すと、データ読
み出し信号８．に接続されインバータｌの入力端子１は
抵抗Ｂを介して＋５ｖの電圧が印加されるとともにスイ
ッチＳＷを介して接地される。
かかる構成の本実施例によれば、スイッチＳＷがＯＦＦ
状態の時インバータの入力端子ａは抵抗Ｒを介して＋５
ｖにプルアップされているので、Ｉｌｌレベルが入力さ
れ、インバータ１の出力端子すからはＩＱルベルが出力
され、この信号が２人力ＡＮＤゲート２の一方の入力端
子Ｃに入る。
状態の時インバータの入力端子ａは抵抗Ｒを介して＋５
ｖにプルアップされているので、Ｉｌｌレベルが入力さ
れ、インバータ１の出力端子すからはＩＱルベルが出力
され、この信号が２人力ＡＮＤゲート２の一方の入力端
子Ｃに入る。
即ち２人力ＡＮＤゲート２の出力端子ｍに絋Ｉ Ｑ ル
ベルが出力され、この信号がデコーダ３のチップセレク
ト端子ｅに入るので、デコーダ３は能動状態になる。一
方、２人力ＡＮＤゲート２０入力端子ＣはスイッチＳＷ
がＯＦＦしている限ｆｔ＠Ｑｍレベルであるから、２人
力ＡＮＤゲート２のもう一方の入力端子ｄのデータ読み
出し信号ＳｓがＩＱＩであるか１１−であるかに関係な
く常に端子ｍｌｃは・０−レベルが出力されるので、デ
コーダ３は能動状態にある。能動状態にあるデコーダ３
の入力端子ｆ１ｇには、各々上位ビットアドレス信号人
Ｂ′が入力され、入力される信号のレベルの組み合せに
よシ、デコーダ３の複数出力端子の内上位アドレス信号
ムＢ′で指定され九ｌケ所のチップセレクト信号出力端
子りからｅ６ｓレベルが８λＭ４のチップセレクト端子
ｊに入力され、８λＭチップ４は能動状ＪｌｌＫなる。
ベルが出力され、この信号がデコーダ３のチップセレク
ト端子ｅに入るので、デコーダ３は能動状態になる。一
方、２人力ＡＮＤゲート２０入力端子ＣはスイッチＳＷ
がＯＦＦしている限ｆｔ＠Ｑｍレベルであるから、２人
力ＡＮＤゲート２のもう一方の入力端子ｄのデータ読み
出し信号ＳｓがＩＱＩであるか１１−であるかに関係な
く常に端子ｍｌｃは・０−レベルが出力されるので、デ
コーダ３は能動状態にある。能動状態にあるデコーダ３
の入力端子ｆ１ｇには、各々上位ビットアドレス信号人
Ｂ′が入力され、入力される信号のレベルの組み合せに
よシ、デコーダ３の複数出力端子の内上位アドレス信号
ムＢ′で指定され九ｌケ所のチップセレクト信号出力端
子りからｅ６ｓレベルが８λＭ４のチップセレクト端子
ｊに入力され、８λＭチップ４は能動状ＪｌｌＫなる。
ＲＡＭアドレスλカ端子ｊＫはＣＰＵから出力されるア
ドレス情報がアドレス情報ムＢを通して入力され、凡ム
Ｍ４の入出力制御端子１へ入力されるデータ書き込み信
号８゜のレベル状ＩＩ（本ａｍ例では１ｏ＠レベルの時
）によ如几ムＭ４のデータ入方端子ｈヘデータがデータ
バス’ＤＢを介して入力される。
ドレス情報がアドレス情報ムＢを通して入力され、凡ム
Ｍ４の入出力制御端子１へ入力されるデータ書き込み信
号８゜のレベル状ＩＩ（本ａｍ例では１ｏ＠レベルの時
）によ如几ムＭ４のデータ入方端子ｈヘデータがデータ
バス’ＤＢを介して入力される。
一方、スイッチ８ＷがＯＮ状ＭＫなるとインバータｌの
入力端子ａは＃ｏ＠レベルになるのでインバータ出力端
子ｔｌ”ｌ−レベルになり２人力ＡＮＤゲート２０入力
端子Ｃに入る。この時ＡＮＤゲート２０入力端子ｄｉｃ
データ読み出し信号８．が入力された場合、（読み出し
信号はＣＰＵがＲＡＭ４の内容を読む動作時のみ＠Ｏａ
レベルＫ ｆｋ ’） ｂそれ以外の動作時には１１−
レベルの信号であるとする。）ＡＮＤゲート出力端子ｍ
はＣＰＵがメモリの内部を読む動作時のみ、１０ルベル
になシそれ以外の時は１１留レベルの信号が出力されデ
コーダ３のチップセレクト端子ｅへ入力される。チップ
セレクト端子・が６１ルベル時即ちデータ読み出し期間
以外ではデコーダ３は禁止状態にな夛、デコーダ出力端
子りからは１１ルベルがＲＡＭ４のチ、プセレクト端子
ｌＫ入力され、’ＲＡＭメモリ４は禁止状態になる。ま
た・読み出し信号ｕＯ蕾レベルが端子ｄに入力されると
デコーダ３のチップセレクト端子ｅには一０ルベルが出
力され、デコーダ３は能動状態になシ、デコーダ出力端
子りからはアドレス信号上位ビットλＢ′によル指定さ
れたチ、プセレクト信号ぐ０・レベル信轟選択すべきＲ
ＡＭチ、プ４に出力され、ＲＡＭメモリ４のチップセレ
クト端子ｉ ｔ−１０°ｍ’べ／’に−する０−ｔ’Ｒ
ＡＭ４は能動状態となシ、アドレス信号ＡＢで指定され
た番地に格納されているデータがデータバスＤＢを通し
て読み出される。ＲＡＭ４０入力制御端子１にはＣＰＵ
がＲＡＭ４ヘデータを−き込む時のみＩＱルベルが出力
され、それ以外の動作時には。
入力端子ａは＃ｏ＠レベルになるのでインバータ出力端
子ｔｌ”ｌ−レベルになり２人力ＡＮＤゲート２０入力
端子Ｃに入る。この時ＡＮＤゲート２０入力端子ｄｉｃ
データ読み出し信号８．が入力された場合、（読み出し
信号はＣＰＵがＲＡＭ４の内容を読む動作時のみ＠Ｏａ
レベルＫ ｆｋ ’） ｂそれ以外の動作時には１１−
レベルの信号であるとする。）ＡＮＤゲート出力端子ｍ
はＣＰＵがメモリの内部を読む動作時のみ、１０ルベル
になシそれ以外の時は１１留レベルの信号が出力されデ
コーダ３のチップセレクト端子ｅへ入力される。チップ
セレクト端子・が６１ルベル時即ちデータ読み出し期間
以外ではデコーダ３は禁止状態にな夛、デコーダ出力端
子りからは１１ルベルがＲＡＭ４のチ、プセレクト端子
ｌＫ入力され、’ＲＡＭメモリ４は禁止状態になる。ま
た・読み出し信号ｕＯ蕾レベルが端子ｄに入力されると
デコーダ３のチップセレクト端子ｅには一０ルベルが出
力され、デコーダ３は能動状態になシ、デコーダ出力端
子りからはアドレス信号上位ビットλＢ′によル指定さ
れたチ、プセレクト信号ぐ０・レベル信轟選択すべきＲ
ＡＭチ、プ４に出力され、ＲＡＭメモリ４のチップセレ
クト端子ｉ ｔ−１０°ｍ’べ／’に−する０−ｔ’Ｒ
ＡＭ４は能動状態となシ、アドレス信号ＡＢで指定され
た番地に格納されているデータがデータバスＤＢを通し
て読み出される。ＲＡＭ４０入力制御端子１にはＣＰＵ
がＲＡＭ４ヘデータを−き込む時のみＩＱルベルが出力
され、それ以外の動作時には。
Ｉｌｌレベル信号８ｔが入力される。この信号がＩｏｌ
となりてもＲ，ＡＭ４のチップセレクト端子轟が一１ル
ベルである時、即ちスイッチがＯＮ状態で、かつ読み出
し信号Ｓ□が一１ルベルの時は。
となりてもＲ，ＡＭ４のチップセレクト端子轟が一１ル
ベルである時、即ちスイッチがＯＮ状態で、かつ読み出
し信号Ｓ□が一１ルベルの時は。
ＲＡＭチップ４は禁止状１１になるのでデータの書き込
みが禁止される。従ってこの時はＲＡＭチップ４は読み
出し専用となる。
みが禁止される。従ってこの時はＲＡＭチップ４は読み
出し専用となる。
以上のようＩＩＣ％本夾施例実施ればＲＡＭチ、プ４へ
のデータの書き込みはスイッチＳＷをＯＦＦ ｌ。
のデータの書き込みはスイッチＳＷをＯＦＦ ｌ。
ている時に限られ、スイッチをＯＮ状態にするとＲＡＭ
チップ４は読み出し専用メモリとして動作する。仁のた
め、プログラムデパック時勢に生じる雑音やプ曹グ九１
ス等による％ＲＡＭＲＡＭチップヘ九データの書き込み
はスイッチをＯＦＦしておくととｋより防止できる。
チップ４は読み出し専用メモリとして動作する。仁のた
め、プログラムデパック時勢に生じる雑音やプ曹グ九１
ス等による％ＲＡＭＲＡＭチップヘ九データの書き込み
はスイッチをＯＦＦしておくととｋより防止できる。
尚１本実施例において、スイッチとして手動スイッチを
使用したがプログラム制御によ如データの書き込み状態
の時のみＯＦＦ状態に＆るよう表ゲート胞路であっても
よい。又１本実施例ではデコーダのチップセレクト信号
を制御することＫよ！ｌｌＲＡＭチップを禁止状態にし
たが、デコーダな介さず直接ＲＡＭチップを非選択にす
る信号を加えてやって４よい。
使用したがプログラム制御によ如データの書き込み状態
の時のみＯＦＦ状態に＆るよう表ゲート胞路であっても
よい。又１本実施例ではデコーダのチップセレクト信号
を制御することＫよ！ｌｌＲＡＭチップを禁止状態にし
たが、デコーダな介さず直接ＲＡＭチップを非選択にす
る信号を加えてやって４よい。
又１本発明の応用としてマイクロコンビ、−タ・システ
ムに於いてプログラム開発時のプログラムやデータの格
納領域として本発明のＲＡＭチップ及び制御回路を使用
すれば、Ｉ＃４動作によって、格納しているプログラム
が破壊され石拳がなく表るだけでなく、キー人力等でプ
ルグラム内容が簡単に変更できＨＦＲＯＭへの書換えの
必要奄なく能率が上る。
ムに於いてプログラム開発時のプログラムやデータの格
納領域として本発明のＲＡＭチップ及び制御回路を使用
すれば、Ｉ＃４動作によって、格納しているプログラム
が破壊され石拳がなく表るだけでなく、キー人力等でプ
ルグラム内容が簡単に変更できＨＦＲＯＭへの書換えの
必要奄なく能率が上る。
第１図は本発明の一実施例によるメモリ装置の一部を示
すプＥｌｙり図である。
すプＥｌｙり図である。
Claims (1)
- 読み出し信号および書き込み信号によル制御されて情報
の授受を行なうメモリ装置において、制御信号を発生す
ることによシ、その発生期間紘前記書き込み信号を受け
つけないようにする手段を有することを特徴とするメモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57107430A JPS6012660B2 (ja) | 1982-06-22 | 1982-06-22 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57107430A JPS6012660B2 (ja) | 1982-06-22 | 1982-06-22 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586568A true JPS586568A (ja) | 1983-01-14 |
| JPS6012660B2 JPS6012660B2 (ja) | 1985-04-02 |
Family
ID=14458939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57107430A Expired JPS6012660B2 (ja) | 1982-06-22 | 1982-06-22 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6012660B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59152599A (ja) * | 1983-02-21 | 1984-08-31 | Omron Tateisi Electronics Co | メモリ制御回路 |
| JPS62138258U (ja) * | 1986-02-26 | 1987-08-31 | ||
| JPS62266602A (ja) * | 1986-05-14 | 1987-11-19 | Matsushita Electric Ind Co Ltd | システムパラメ−タの設定ガ−ド装置 |
-
1982
- 1982-06-22 JP JP57107430A patent/JPS6012660B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59152599A (ja) * | 1983-02-21 | 1984-08-31 | Omron Tateisi Electronics Co | メモリ制御回路 |
| JPS62138258U (ja) * | 1986-02-26 | 1987-08-31 | ||
| JPS62266602A (ja) * | 1986-05-14 | 1987-11-19 | Matsushita Electric Ind Co Ltd | システムパラメ−タの設定ガ−ド装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6012660B2 (ja) | 1985-04-02 |
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