JPS613445A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS613445A JPS613445A JP59124038A JP12403884A JPS613445A JP S613445 A JPS613445 A JP S613445A JP 59124038 A JP59124038 A JP 59124038A JP 12403884 A JP12403884 A JP 12403884A JP S613445 A JPS613445 A JP S613445A
- Authority
- JP
- Japan
- Prior art keywords
- transistor element
- region
- type
- emitter
- pnp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は集積回路における静電破壊を防止する半導体集
積回路装置に関する。
積回路装置に関する。
（ロ）従来技術
半導体基板（１）内に少なくとも一つのラテラルＰＮＰ
型トランジスタ素子（２）を備え、このＰＮＰ型トラン
ジスタ素子（２）のペニスおよびエミッタを夫々パッド
（３）を介して外部のリード端子（４）に接続した半導
体集積回路装置がある。この種半導体集積回路装置の外
部のリード端子（４）忙サージ電圧が加わった場合、Ｐ
Ｎ接合に逆方向に大きなバイアスが加わり、その電圧が
ＰＮ接合の耐圧以上の電圧であれば、その素子が破壊し
てしまう。特に、素子の中でもＰＮ接合面積が小さいベ
ース−エミッタ間のＰＮ接合に逆方向に大きなバイアス
が加わることになって、破壊し易い。そこで、この種半
導体集積回路装置の静電破壊を防止する方法として、第
５図に示すように、パッド（３）とベースおよびエミッ
タとの間に抵抗体（７）を直列に接続して、浮遊容量と
抵抗の時定数により、サージ電圧の波形を滑らかにし、
急激なサージ電圧がトランジスタ素子に入らないように
する方法がある。しかしながらこの方法においては、接
続する抵抗体（７）の抵抗値が数十から数百オームでは
完全な対策とはいえず、抵抗値が数キロオーム以上必要
である。
型トランジスタ素子（２）を備え、このＰＮＰ型トラン
ジスタ素子（２）のペニスおよびエミッタを夫々パッド
（３）を介して外部のリード端子（４）に接続した半導
体集積回路装置がある。この種半導体集積回路装置の外
部のリード端子（４）忙サージ電圧が加わった場合、Ｐ
Ｎ接合に逆方向に大きなバイアスが加わり、その電圧が
ＰＮ接合の耐圧以上の電圧であれば、その素子が破壊し
てしまう。特に、素子の中でもＰＮ接合面積が小さいベ
ース−エミッタ間のＰＮ接合に逆方向に大きなバイアス
が加わることになって、破壊し易い。そこで、この種半
導体集積回路装置の静電破壊を防止する方法として、第
５図に示すように、パッド（３）とベースおよびエミッ
タとの間に抵抗体（７）を直列に接続して、浮遊容量と
抵抗の時定数により、サージ電圧の波形を滑らかにし、
急激なサージ電圧がトランジスタ素子に入らないように
する方法がある。しかしながらこの方法においては、接
続する抵抗体（７）の抵抗値が数十から数百オームでは
完全な対策とはいえず、抵抗値が数キロオーム以上必要
である。
ところが、回路上この位置に数キロオーム以上の抵抗体
（７）を設けると、パターン面積が太き（なるばかりか
通常の入力信号の場合に、抵抗体（７）によって減衰が
生じるため、トランジスタの動作点がずれたり回路定数
が変化するなど回路上支障をきたし好ましくない。また
、抵抗体（７）をＮ型半導体領域に形成したＰ型頭域で
構成した場合、ＮＷ半導体領域とＰ型頭域との間のＰＮ
接合に順方向にサージ電圧が加わるときは破壊はしない
が、逆方向に大きいサージ電圧が加わったとき、ＰＮ接
合の耐圧以上の電圧であれば、抵抗体自体が破壊してし
まう。そこで、半導体基板に擬似的に順方向動作するト
ランジスタ構造の素子を被保護回路の入力端子と並列に
接続し、順逆いずれの方向のサージ電圧が入っても上記
素子が破壊することなくトランジスタとして動作させて
サージ電圧を吸収するように構成した静電破壊防止素子
がある（特公昭５３−２１８３８号公報に詳しい。）。
（７）を設けると、パターン面積が太き（なるばかりか
通常の入力信号の場合に、抵抗体（７）によって減衰が
生じるため、トランジスタの動作点がずれたり回路定数
が変化するなど回路上支障をきたし好ましくない。また
、抵抗体（７）をＮ型半導体領域に形成したＰ型頭域で
構成した場合、ＮＷ半導体領域とＰ型頭域との間のＰＮ
接合に順方向にサージ電圧が加わるときは破壊はしない
が、逆方向に大きいサージ電圧が加わったとき、ＰＮ接
合の耐圧以上の電圧であれば、抵抗体自体が破壊してし
まう。そこで、半導体基板に擬似的に順方向動作するト
ランジスタ構造の素子を被保護回路の入力端子と並列に
接続し、順逆いずれの方向のサージ電圧が入っても上記
素子が破壊することなくトランジスタとして動作させて
サージ電圧を吸収するように構成した静電破壊防止素子
がある（特公昭５３−２１８３８号公報に詳しい。）。
しかしながらこの素子においては、通常の場合において
も、入力信号がＮ型ドープ層内を経て回路の入力側に送
られるように構成されているため、ドープ層の内部抵抗
により電圧降下が生じ、前述したような問題がある。
も、入力信号がＮ型ドープ層内を経て回路の入力側に送
られるように構成されているため、ドープ層の内部抵抗
により電圧降下が生じ、前述したような問題がある。
また、別の方法としては、外部のリード端子（４）と接
続されるＰＮＰ型トランジスタ素子（２）のサイズを大
きくしてＰＮ接合面積を太き（する方法である。すなわ
ち、ＰＮ接合の耐圧を大きくとり、サージ電圧による破
壊を防止する方法である。しかしながら、このトランジ
スタ素子とＶ□の立上りの比をとっているトランジスタ
素子が複数個ある場合には、それらのトランジスタ素子
も全て同様にサイ゛ズを大きくしなければ起らず、パタ
ーン面積が太き（なり、パターン設計上不利である。
続されるＰＮＰ型トランジスタ素子（２）のサイズを大
きくしてＰＮ接合面積を太き（する方法である。すなわ
ち、ＰＮ接合の耐圧を大きくとり、サージ電圧による破
壊を防止する方法である。しかしながら、このトランジ
スタ素子とＶ□の立上りの比をとっているトランジスタ
素子が複数個ある場合には、それらのトランジスタ素子
も全て同様にサイ゛ズを大きくしなければ起らず、パタ
ーン面積が太き（なり、パターン設計上不利である。
（ハ）発明の目的
本発明は上述した難点を解消すべくなされたもので、通
常の回路動作に影響を与えずに静電破壊を防止すること
を目的とする。
常の回路動作に影響を与えずに静電破壊を防止すること
を目的とする。
（勾 発明の構成
本発明は、半導体基板内に少なくとも一つのラテラルＰ
ＮＰ型トランジスタ素子を備え、−前記トランジスタ素
子のベースおよびエミッタを夫々外部端子に接続した半
導体集積回路装置において、Ｐ型半導体基板上に形成し
たＮ型エピタキシャル層を分離領域で島状に分離ピた島
領域に゛、Ｐ−の−゛エミッタ領域およびコレクタ領域
を形成して前記ＰＮＰ型トランジスタ素−子を′構成す
る”ｉ具に、前記島領域ＫＰ型のベース領域を形成し、
且つこのベース領域にＮ型の二゛ミッタ領域を形成して
保護素子としてのＮＰＮ型トランジスタ素子を設け、前
記ＰＮＰ型トランジスタ素子のベース領域とＮＰＮ型ト
ランジスタ素子のコレクタ領域とを共通の島領域とし、
且つ前記ＰＮＰ型トランジスタ素子のエミッタ領域ｋＮ
ＰＮ型トランジスータ素子のエミッタ領域を接続すると
とＫより、前記ＰＮＰ型トランジスタ素子のベース−エ
ミッタ間に保護素早としてのＮＰＮ型トランジスタ素子
のコレクタおよびエミッタを接続した半導体集積回路装
置である。
ＮＰ型トランジスタ素子を備え、−前記トランジスタ素
子のベースおよびエミッタを夫々外部端子に接続した半
導体集積回路装置において、Ｐ型半導体基板上に形成し
たＮ型エピタキシャル層を分離領域で島状に分離ピた島
領域に゛、Ｐ−の−゛エミッタ領域およびコレクタ領域
を形成して前記ＰＮＰ型トランジスタ素−子を′構成す
る”ｉ具に、前記島領域ＫＰ型のベース領域を形成し、
且つこのベース領域にＮ型の二゛ミッタ領域を形成して
保護素子としてのＮＰＮ型トランジスタ素子を設け、前
記ＰＮＰ型トランジスタ素子のベース領域とＮＰＮ型ト
ランジスタ素子のコレクタ領域とを共通の島領域とし、
且つ前記ＰＮＰ型トランジスタ素子のエミッタ領域ｋＮ
ＰＮ型トランジスータ素子のエミッタ領域を接続すると
とＫより、前記ＰＮＰ型トランジスタ素子のベース−エ
ミッタ間に保護素早としてのＮＰＮ型トランジスタ素子
のコレクタおよびエミッタを接続した半導体集積回路装
置である。
（ホ）実施例
以下、本発明の一実施例を第１図ないし第３図に従゛い
説明する。第１図は本発明による半導体集積回路装置の
構成を示す平面図、第２図は本発明の要部を示す平面図
、第３図は第２図の■−■線本見本発明る半導体集積回
路装−は、第１図に示すよ５ Ｋ’、半導体基板（１）
内に例えば差ｉ増幅回路の入カドランシスターとして用
いるラテラルＰＮＰ型トランジスタ素子（２）が設けら
れる。このＰＮＰ型トランジスタ素子（２）のベースお
よびエミッタが夫々パッド（３）を介して外部のリード
端子（４）に接続される。そして、ＰＮＰ型トランジス
タ素子（２）が形成された島領域に、ＰＮＰ型トランジ
スタ素子（２）のエミッタへのバイアス条件を変えない
ように、Ｐ型のベース領域を形成し、更にこのベース領
域にＮ型のエミッタ領域を形成して保護素子としてのＮ
ＰＮ型トランジスタ素子（５）が設けられる。
説明する。第１図は本発明による半導体集積回路装置の
構成を示す平面図、第２図は本発明の要部を示す平面図
、第３図は第２図の■−■線本見本発明る半導体集積回
路装−は、第１図に示すよ５ Ｋ’、半導体基板（１）
内に例えば差ｉ増幅回路の入カドランシスターとして用
いるラテラルＰＮＰ型トランジスタ素子（２）が設けら
れる。このＰＮＰ型トランジスタ素子（２）のベースお
よびエミッタが夫々パッド（３）を介して外部のリード
端子（４）に接続される。そして、ＰＮＰ型トランジス
タ素子（２）が形成された島領域に、ＰＮＰ型トランジ
スタ素子（２）のエミッタへのバイアス条件を変えない
ように、Ｐ型のベース領域を形成し、更にこのベース領
域にＮ型のエミッタ領域を形成して保護素子としてのＮ
ＰＮ型トランジスタ素子（５）が設けられる。
すなわち、共通の島領域がＰＮＰ型トランジスタ素子（
２）のベース領域およびＮＰＮ型トランジスタ素子（５
）のコレクタ領域として働く。そして、ＰＮＰ型トラン
ジスタ素子（２）のエミッタ領域にＮＰＮ型トランジス
タ素子（５）のエミッタ領域を接続する。
２）のベース領域およびＮＰＮ型トランジスタ素子（５
）のコレクタ領域として働く。そして、ＰＮＰ型トラン
ジスタ素子（２）のエミッタ領域にＮＰＮ型トランジス
タ素子（５）のエミッタ領域を接続する。
このように、両トランジスタ素子＋２１５＋を接続する
ことにより、ＰＮＰ型トランジスタ素子（２）のベース
−エミッタ間に保護素子としてのＮＰＮ型トランジスタ
素子（５）のコレクタおよびエミッタが接続される。
ことにより、ＰＮＰ型トランジスタ素子（２）のベース
−エミッタ間に保護素子としてのＮＰＮ型トランジスタ
素子（５）のコレクタおよびエミッタが接続される。
尚、ＮＰＮ型トランジスタ素子（５）のベースはオープ
ンにして、ベースバイアスがかからないように構成され
ている。
ンにして、ベースバイアスがかからないように構成され
ている。
つぎに、本発明の実施例を第２図および第３図を参照し
て詳しく説明する。Ｐ型のシリコン半導体基板（＋（Ｉ
上にＮ−型のエピタキシャル層（１υが形成され、この
エピタキシャル層０υをＰ＋型の分離領域ａ７Ｊで島状
に分離して島領域αＱが形成される。この島領域ａ３が
ＰＮＰ型トランジスタ素子（２）のベース領域として働
くと共に、ＮＰＮ型トランジスタ素子（５）のコレクタ
領域としても働く。また、島領域ＣＬ＝の底面には、Ｎ
＋型の埋め込み層（１４１が設けられている。そして、
島領域αＪの表面にベース拡散によりＰ型のエミッタ領
域（１９とこのエミッタ領域（１５１を取り囲むように
Ｐ型のコレクタ領域旺が形成される。このとき島領域（
１３１の表面には、ベース拡散によりＮＰＮ型トランジ
スタ素子（５）のベース領域（１７）を形成する。更に
、ベース領域ａＤの表面にＮ＋型のエミッタ領域Ｕを形
成すると共に、島領域（１３１にＮ＋型のコンタクト領
域（１９が形成される。また、エピタキシャル層（１１
）表面には酸化シリコンなどからなる保護膜■が形成さ
れる。この保護膜■には各領域に通じるコンタクトホー
ルが形成され、このコンタクトホールな介して各領域と
オーミックコンタクトするアルミニウムなどからなる電
極（２１）・・・（財）が配設される。尚、第２図にお
いて斜線部はコンタクト部を示す。
て詳しく説明する。Ｐ型のシリコン半導体基板（＋（Ｉ
上にＮ−型のエピタキシャル層（１υが形成され、この
エピタキシャル層０υをＰ＋型の分離領域ａ７Ｊで島状
に分離して島領域αＱが形成される。この島領域ａ３が
ＰＮＰ型トランジスタ素子（２）のベース領域として働
くと共に、ＮＰＮ型トランジスタ素子（５）のコレクタ
領域としても働く。また、島領域ＣＬ＝の底面には、Ｎ
＋型の埋め込み層（１４１が設けられている。そして、
島領域αＪの表面にベース拡散によりＰ型のエミッタ領
域（１９とこのエミッタ領域（１５１を取り囲むように
Ｐ型のコレクタ領域旺が形成される。このとき島領域（
１３１の表面には、ベース拡散によりＮＰＮ型トランジ
スタ素子（５）のベース領域（１７）を形成する。更に
、ベース領域ａＤの表面にＮ＋型のエミッタ領域Ｕを形
成すると共に、島領域（１３１にＮ＋型のコンタクト領
域（１９が形成される。また、エピタキシャル層（１１
）表面には酸化シリコンなどからなる保護膜■が形成さ
れる。この保護膜■には各領域に通じるコンタクトホー
ルが形成され、このコンタクトホールな介して各領域と
オーミックコンタクトするアルミニウムなどからなる電
極（２１）・・・（財）が配設される。尚、第２図にお
いて斜線部はコンタクト部を示す。
而して、島領域Ｑ３．エミッタ領域α阻コレクタ領域α
ｅでＰＮＰ型トランジスタ素子（２）が構成されると共
に、島領域（１飄ベース領域ａη、エミッタ領域０秒で
ＮＰＮ型トランジスタ素子（５）が構成される。。
ｅでＰＮＰ型トランジスタ素子（２）が構成されると共
に、島領域（１飄ベース領域ａη、エミッタ領域０秒で
ＮＰＮ型トランジスタ素子（５）が構成される。。
そして、ベース領域（１７）はＰＮＰ型トランジスタ素
子（２）のエミッタ領域（１５１のバイアス条件を変え
ることなく大きくする。
子（２）のエミッタ領域（１５１のバイアス条件を変え
ることなく大きくする。
このように、一つの島領域ａ３内ＫＰＮＰ−型トランジ
スタ素子（２）とＮＰＮ型トランジスタ素子（５）とが
形成される。そして、１’ＮＰ型トランジスタ素子（２
）のエミッタ領域０５１にオーミックコンタクトしたエ
ミッタ電極（２υとＮＰＮ型トランジスタ素子（５）の
エミッタ領域α＆にオーミックコンタクトしたエミッタ
電極＠とが接続される。更に、島領域α四のコンタクト
領域（１！ＩＩＫはＰＮＰ型トランジスタ素子（２）の
ベース電極（ハ）がオーミックコンタクトして設けられ
る。また、島領域０はＮＰＮ型トランジスタ素子（５）
のコレクタ領域としても働くので、コンタクト領域ａ９
よりベース電極（ハ）にて電極を取り出すことＫより、
ＰＮＰ型トランジスタ素子（２）のベースとＮＰＮ型ト
ランジスタ素子（５）のコレクタとが接続されてベース
の取り出しが行われたことになる。尚、コレクタ領域（
１６）にはコレクタ電極ｒ２４がオーミックコンタクト
して電極の取り出しが行なわれている。またＮＰＮ型ト
ランジスタ素子（５）のベース領域αηからは電極の取
り出しは行なわず、ベースをオープンにしている。
スタ素子（２）とＮＰＮ型トランジスタ素子（５）とが
形成される。そして、１’ＮＰ型トランジスタ素子（２
）のエミッタ領域０５１にオーミックコンタクトしたエ
ミッタ電極（２υとＮＰＮ型トランジスタ素子（５）の
エミッタ領域α＆にオーミックコンタクトしたエミッタ
電極＠とが接続される。更に、島領域α四のコンタクト
領域（１！ＩＩＫはＰＮＰ型トランジスタ素子（２）の
ベース電極（ハ）がオーミックコンタクトして設けられ
る。また、島領域０はＮＰＮ型トランジスタ素子（５）
のコレクタ領域としても働くので、コンタクト領域ａ９
よりベース電極（ハ）にて電極を取り出すことＫより、
ＰＮＰ型トランジスタ素子（２）のベースとＮＰＮ型ト
ランジスタ素子（５）のコレクタとが接続されてベース
の取り出しが行われたことになる。尚、コレクタ領域（
１６）にはコレクタ電極ｒ２４がオーミックコンタクト
して電極の取り出しが行なわれている。またＮＰＮ型ト
ランジスタ素子（５）のベース領域αηからは電極の取
り出しは行なわず、ベースをオープンにしている。
そして、ベース電極（ハ）およびエミッタ電極（２１１
はパッド（３）（３１にボイディングワイヤ（６１（６
１で外部のリード端子（４１（４１に接続され、ＰＮＰ
型トランジスタ素子（２）のべ、−スおよびエミッタが
夫々外部端子に接続される。
はパッド（３）（３１にボイディングワイヤ（６１（６
１で外部のリード端子（４１（４１に接続され、ＰＮＰ
型トランジスタ素子（２）のべ、−スおよびエミッタが
夫々外部端子に接続される。
而し【、ＰＮＰ型トランジスタ素子（２）の外部のリー
ド端子（４）に接続されるプースーエミクタ関に第１図
に示すように、保護素子としてのＮＰＮＷトランジスタ
素子（５）のコレクタおよびエミッタが並列に接続され
る。
ド端子（４）に接続されるプースーエミクタ関に第１図
に示すように、保護素子としてのＮＰＮＷトランジスタ
素子（５）のコレクタおよびエミッタが並列に接続され
る。
さて、本発明は通常の場合、入力信号は外部のリード端
子（４）からパッド（３）を経てＰＮＰ型トランジスタ
素子（２）へ送られる。すなわち、保護素子としてのＮ
ＰＮ型トランジスタ素子（５）は、ＮＰＮ型トランジス
タ素子（５）のベースをオープンにしているため、ＮＰ
Ｎ型トランジスタ素子（５）へは入力信号は流れない。
子（４）からパッド（３）を経てＰＮＰ型トランジスタ
素子（２）へ送られる。すなわち、保護素子としてのＮ
ＰＮ型トランジスタ素子（５）は、ＮＰＮ型トランジス
タ素子（５）のベースをオープンにしているため、ＮＰ
Ｎ型トランジスタ素子（５）へは入力信号は流れない。
従って、回路動作に何ら影響を及ぼすことはない。
ところで、サージ電圧が外部端子に加わった場合は、Ｐ
ＮＰ型トランジスタ素子（２）と保護素子としてのＮＰ
ＮＰＮＰトランジスタ素子）とでサージ電圧を夫々分担
し、両トランジスタ素子（２１（５１が相互してサージ
電圧を吸収する。従って、従来保護素子だけでサージ電
圧を吸収させるのと違って、トランジスタ素子＋２１（
５１が相互にサージ電圧を吸収することにより、ＰＮ接
合の接合面積が実質的に大きくなり、逆方向電圧の耐圧
が上昇し、素子の破壊を防止することができるものであ
る。
ＮＰ型トランジスタ素子（２）と保護素子としてのＮＰ
ＮＰＮＰトランジスタ素子）とでサージ電圧を夫々分担
し、両トランジスタ素子（２１（５１が相互してサージ
電圧を吸収する。従って、従来保護素子だけでサージ電
圧を吸収させるのと違って、トランジスタ素子＋２１（
５１が相互にサージ電圧を吸収することにより、ＰＮ接
合の接合面積が実質的に大きくなり、逆方向電圧の耐圧
が上昇し、素子の破壊を防止することができるものであ
る。
そして、ＰＮＰ型トランジスタ素子（２）と保護素子と
してのＮＰＮ型トランジスタ素子（５）とは、その静電
破壊耐量が同じレベルの素子を用いて、そのサイズが大
きい方が望ましい。これは一方の素子の静電破壊耐量が
他方に比べて小さい場合には、その素子が破壊してしま
うが、双方同一レベルのものであると、理論的には静電
破壊に対して、破壊耐量も倍になる。
してのＮＰＮ型トランジスタ素子（５）とは、その静電
破壊耐量が同じレベルの素子を用いて、そのサイズが大
きい方が望ましい。これは一方の素子の静電破壊耐量が
他方に比べて小さい場合には、その素子が破壊してしま
うが、双方同一レベルのものであると、理論的には静電
破壊に対して、破壊耐量も倍になる。
つぎＫ、本発明による半導体集積回路装置囚とラテラル
ＰＮＰ型トランジスタ［Ｆ］）、ＮＰＮ型トランジスタ
（Ｏを準備し、夫々外部端子に第４図に示す装置を用い
てサージ電圧を付与し、夫々の破壊電圧を測定した。
ＰＮＰ型トランジスタ［Ｆ］）、ＮＰＮ型トランジスタ
（Ｏを準備し、夫々外部端子に第４図に示す装置を用い
てサージ電圧を付与し、夫々の破壊電圧を測定した。
尚、本発明による装置囚はＰＮＰ型トランジスタ素子（
２）部分のベース−エミッタ間のＰＮ接合面積が３５０
μｄ、保護素子としてのＮＰＮ型トランジスタ素子（５
）部分のベース−エミッタ間のＰＮ接合面積が３００μ
ゼである。また、ＰＮＰ型トランジスタ田）のベース−
エミッタ間のＰＮ接合面積は３５０μｍ、ＮＰＮ型トラ
ンジスタ（０のベース−エミッタ間のＰＮ接合面積は３
００μｄである。
２）部分のベース−エミッタ間のＰＮ接合面積が３５０
μｄ、保護素子としてのＮＰＮ型トランジスタ素子（５
）部分のベース−エミッタ間のＰＮ接合面積が３００μ
ゼである。また、ＰＮＰ型トランジスタ田）のベース−
エミッタ間のＰＮ接合面積は３５０μｍ、ＮＰＮ型トラ
ンジスタ（０のベース−エミッタ間のＰＮ接合面積は３
００μｄである。
測定は、電源（４１からコンデンサ（ＡＩ）Ｋ充電して
おき、スイッチ（４３を切替えることにより、サージ電
圧を測作する半導体装置器に加え、加える電源電圧を変
化させてその破壊する電圧を測定した。その結果を第１
表に示す。
おき、スイッチ（４３を切替えることにより、サージ電
圧を測作する半導体装置器に加え、加える電源電圧を変
化させてその破壊する電圧を測定した。その結果を第１
表に示す。
第１表
第１表から明らかな如く、本発明によ糺ば、ＰＮＰ型ト
ランジスタ素子（２）と保護素子としてのＮＰＮ型トラ
ンジスタ素子（５）とが相互にサージ電圧を吸収すると
とにより、従来装置に比して破壊電圧が向上し、静電破
壊を防止できるのがわかる。
ランジスタ素子（２）と保護素子としてのＮＰＮ型トラ
ンジスタ素子（５）とが相互にサージ電圧を吸収すると
とにより、従来装置に比して破壊電圧が向上し、静電破
壊を防止できるのがわかる。
（へ）発明の詳細
な説明したように、本発明による半導体集積回路装置に
よれば、通常の回路動作に影響を与えずに、順逆のサー
ジ電圧に対して十分な保護を図ることができると共に、
一つの島領域に外部端子に接続されるトランジスタ素子
と保護素子としてのトランジスタ素子を形成することに
より集積化を図ることができる。
よれば、通常の回路動作に影響を与えずに、順逆のサー
ジ電圧に対して十分な保護を図ることができると共に、
一つの島領域に外部端子に接続されるトランジスタ素子
と保護素子としてのトランジスタ素子を形成することに
より集積化を図ることができる。
第１図は本発明による半導体集積回路装置の構成を示す
平面図、第２図は本発明の要部を示す平面図、第３図は
第２図の■−■線断面図である。 第４図は静電破壊電圧を測定する装置の回路図、第５図
は従来の半導体集積回路装置の構成を示す平面図である
。 （１）・・・半導体基板、 （２）・・・ＰＮＰ型トラ
ンジスタ素子、 （３）・・・パッド、 （４）・・・
リード端子、（５）・・・保護素子としてのＮＰＮ型ト
ランジスタ素子、（１Ｇ・・・Ｐ型半導体基板、 αυ
・・・エピタキシャル層、ａ３・・・分離領域、 αＪ
・・・島領域、 （１５１・・・エミッタ領域、 翰
・・・・レクタ領域、 （１７）・・・具−〜領域、餞
・・・エミッタ領域、 α９・・・コンタク□ト領域。
平面図、第２図は本発明の要部を示す平面図、第３図は
第２図の■−■線断面図である。 第４図は静電破壊電圧を測定する装置の回路図、第５図
は従来の半導体集積回路装置の構成を示す平面図である
。 （１）・・・半導体基板、 （２）・・・ＰＮＰ型トラ
ンジスタ素子、 （３）・・・パッド、 （４）・・・
リード端子、（５）・・・保護素子としてのＮＰＮ型ト
ランジスタ素子、（１Ｇ・・・Ｐ型半導体基板、 αυ
・・・エピタキシャル層、ａ３・・・分離領域、 αＪ
・・・島領域、 （１５１・・・エミッタ領域、 翰
・・・・レクタ領域、 （１７）・・・具−〜領域、餞
・・・エミッタ領域、 α９・・・コンタク□ト領域。
Claims (1)
- （１）半導体基板内に少なくとも一つのラテラルＰＮＰ
型トランジスタ素子を備え、前記トランジスタ素子のベ
ースおよびエミッタを夫々外部端子に接続した半導体集
積回路装置において、Ｐ型半導体基板上に形成したＮ型
エピタキシャル層を分離領域で島状に分離した島領域に
、Ｐ型のエミッタ領域およびコレクタ領域を形成して前
記ＰＮＰ型トランジスタ素子を構成すると共に、前記島
領域にＰ型のベース領域を形成し、且つこのベース領域
にＮ型のエミッタ領域を形成して保護素子としてのＮＰ
Ｎ型トランジスタ素子を設け、前記ＰＮＰ型トランジス
タ素子のベース領域とＮＰＮ型トランジスタ素子のコレ
クタ領域とを共通の島領域とし、且つ前記ＰＮＰ型トラ
ンジスタ素子のエミッタ領域にＮＰＮ型トランジスタ素
子のエミッタ領域を接続することにより、前記ＰＮＰ型
トランジスタ素子のベース−エミッタ間に保護素子とし
てのＮＰＮ型トランジスタ素子のコレクタおよびエミッ
タを接続して、前記外部端子間にサージ電圧が加わつた
場合に、前記ＰＮＰ型トランジスタ素子とＮＰＮ型トラ
ンジスタ素子が相互してサージ電圧を吸収することを特
徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124038A JPS613445A (ja) | 1984-06-15 | 1984-06-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124038A JPS613445A (ja) | 1984-06-15 | 1984-06-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS613445A true JPS613445A (ja) | 1986-01-09 |
Family
ID=14875479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59124038A Pending JPS613445A (ja) | 1984-06-15 | 1984-06-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613445A (ja) |
-
1984
- 1984-06-15 JP JP59124038A patent/JPS613445A/ja active Pending
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