JPH0478021B2 - - Google Patents
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- JPH0478021B2 JPH0478021B2 JP57140955A JP14095582A JPH0478021B2 JP H0478021 B2 JPH0478021 B2 JP H0478021B2 JP 57140955 A JP57140955 A JP 57140955A JP 14095582 A JP14095582 A JP 14095582A JP H0478021 B2 JPH0478021 B2 JP H0478021B2
- Authority
- JP
- Japan
- Prior art keywords
- gas
- heat treatment
- film
- atmosphere containing
- present
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は、絶縁膜中に含まれる可動イオン密度
を低減化した半導体装置の製造方法に関するもの
である。
を低減化した半導体装置の製造方法に関するもの
である。
近年、半導体装置の内部に素子とその電極・配
線とを高密度に集積させるために、いわゆる自己
整合式素子形成法が用いられるようになつた。こ
の方法は、例えばMOS型集積回路では高融点金
属のモリブデン（MO）などの膜を半導体基板へ
の不純物イオン注入のマスクに用い、また、その
まま残して電極・配線として利用するものであ
る。この工程について、MOSトランジスタを例
にして図面で説明する。まず第１図ａに示すよう
に、si基板１に素子間分離用si酸化膜２を形成
し、さらにゲート酸化膜３を形成する。その後、
第１図ｂに示すように、電極用の高融点金属膜と
して例えばMoを推積させ、これを写真蝕刻法で
加工してゲート電極４を形成する。次に、第１図
ｃに示すように、基板１と反対の伝導型を示す不
純物イオンをゲート電極４をマスクにして注入
し、MOSトランジスタのソース領域５及びドレ
イン領域６を形成する。その後、窒素ガス雰囲気
中で1000℃程度まで加熱して、不純物の活性化を
行なう。
線とを高密度に集積させるために、いわゆる自己
整合式素子形成法が用いられるようになつた。こ
の方法は、例えばMOS型集積回路では高融点金
属のモリブデン（MO）などの膜を半導体基板へ
の不純物イオン注入のマスクに用い、また、その
まま残して電極・配線として利用するものであ
る。この工程について、MOSトランジスタを例
にして図面で説明する。まず第１図ａに示すよう
に、si基板１に素子間分離用si酸化膜２を形成
し、さらにゲート酸化膜３を形成する。その後、
第１図ｂに示すように、電極用の高融点金属膜と
して例えばMoを推積させ、これを写真蝕刻法で
加工してゲート電極４を形成する。次に、第１図
ｃに示すように、基板１と反対の伝導型を示す不
純物イオンをゲート電極４をマスクにして注入
し、MOSトランジスタのソース領域５及びドレ
イン領域６を形成する。その後、窒素ガス雰囲気
中で1000℃程度まで加熱して、不純物の活性化を
行なう。
この工程では、イオン注入に対してゲート電極
をマスクにして自己整合させているため、従来の
自己整合を用いない技術と異なり、不純物拡散領
域と電極配線との画像合わせのための目合わせず
れに対する余裕を必要としない。従つて、素子の
占める面積が減少し、限られたペレット面積内に
より多くの素子を形成することが可能となる。現
在、高密度化した集積回路を製作するためには、
このような自己整合式素子形成法は必須の技術と
なつている。
をマスクにして自己整合させているため、従来の
自己整合を用いない技術と異なり、不純物拡散領
域と電極配線との画像合わせのための目合わせず
れに対する余裕を必要としない。従つて、素子の
占める面積が減少し、限られたペレット面積内に
より多くの素子を形成することが可能となる。現
在、高密度化した集積回路を製作するためには、
このような自己整合式素子形成法は必須の技術と
なつている。
この自己整合式素子形成法を用いる場合には、
ゲート電極となる薄膜が、注入される不純物イオ
ンに対してマスクとして作用し、なおかつ1000℃
程度までの加熱に耐える性質を備えていることが
必要である。
ゲート電極となる薄膜が、注入される不純物イオ
ンに対してマスクとして作用し、なおかつ1000℃
程度までの加熱に耐える性質を備えていることが
必要である。
MOS型集積回路では、このようなゲート電
極・配線として、従来から不純物添加多結晶Siが
用いられてきた。しかし、その比抵抗が約５×
10-4Ωcm以上と高いため、電極・配線の微細構造
化により、配線部分の抵抗増加に起因した信号の
伝搬遅延が問題となつてきた。このため、最近で
はさらに比抵抗の低いMo等の高融点金属をゲー
ト電極・配線に用いる技術が注目されてきてい
る。
極・配線として、従来から不純物添加多結晶Siが
用いられてきた。しかし、その比抵抗が約５×
10-4Ωcm以上と高いため、電極・配線の微細構造
化により、配線部分の抵抗増加に起因した信号の
伝搬遅延が問題となつてきた。このため、最近で
はさらに比抵抗の低いMo等の高融点金属をゲー
ト電極・配線に用いる技術が注目されてきてい
る。
例えばMoは，薄膜に形成した時の比抵抗が不
純物添加多結晶Siより約２桁小さく、結晶粒径も
より小さいため、これをゲート電極に用いて集積
回路の高密度化、高速化が検討されている。ま
た、原子番号が42でバルクの密度が10.2g・cmU-3
と大きいため、イオン注入に対する阻止能力も高
い。
純物添加多結晶Siより約２桁小さく、結晶粒径も
より小さいため、これをゲート電極に用いて集積
回路の高密度化、高速化が検討されている。ま
た、原子番号が42でバルクの密度が10.2g・cmU-3
と大きいため、イオン注入に対する阻止能力も高
い。
しかし、実際にMoを電極・配線に用いてMOS
トランジスタを製作すると、そのしきい値電圧が
長期間の使用で変動する現象が観測される。この
現象は、特にバイアス−温度加速試験を行なうと
しきい値電圧の負方向への変動として顕著に現わ
れる。一般にMOS型集積回路におけるMOSトラ
ンジスタのしきい値電圧の安定性は、集積回路の
信頼性上、最も重要な問題であり、上記の変動は
許容されない。このしきい値電圧の変動の原因に
ついては、多くの研究が行なわれており、主に
Na等のアルカリ金属のイオンがゲート酸化膜中
で移動することに因ることが知られている。ま
た、これらの可動イオンは、当初ゲート電極の金
属材料中に不純物として含有されており、それが
熱処理等による拡散でゲート酸化膜中に侵入する
と考えられている。
トランジスタを製作すると、そのしきい値電圧が
長期間の使用で変動する現象が観測される。この
現象は、特にバイアス−温度加速試験を行なうと
しきい値電圧の負方向への変動として顕著に現わ
れる。一般にMOS型集積回路におけるMOSトラ
ンジスタのしきい値電圧の安定性は、集積回路の
信頼性上、最も重要な問題であり、上記の変動は
許容されない。このしきい値電圧の変動の原因に
ついては、多くの研究が行なわれており、主に
Na等のアルカリ金属のイオンがゲート酸化膜中
で移動することに因ることが知られている。ま
た、これらの可動イオンは、当初ゲート電極の金
属材料中に不純物として含有されており、それが
熱処理等による拡散でゲート酸化膜中に侵入する
と考えられている。
ゲート酸化膜中の可動イオンの低減について
は、従来、種々の方法が研究されてきた。第１の
方法は、化学的気相成長法（CVD法）を用いて、
高純度の金属膜を形成するものである。一般のス
パツタ法や蒸着法に用いられるMo，Ｗ等の高融
点金属材料は、主に真空溶解法等の物理的な方法
で精製され、特にスパツタ用ターゲツトは、その
後にホツト・プレス等による加工も加わるため、
純度は99.9〜99.9％程度である。これの対して、
CVD法を用いる場合には、金属を一旦ハロゲン
化物等の気体状にして、これを化学的方法により
精製、還元するため、純度はさらに向上する。し
かし、スパツタ法や蒸着法に比較して金属の
CVD法は、成膜技術として確立されておらず、
膜形成自体に困難が多いという欠点うを有する。
は、従来、種々の方法が研究されてきた。第１の
方法は、化学的気相成長法（CVD法）を用いて、
高純度の金属膜を形成するものである。一般のス
パツタ法や蒸着法に用いられるMo，Ｗ等の高融
点金属材料は、主に真空溶解法等の物理的な方法
で精製され、特にスパツタ用ターゲツトは、その
後にホツト・プレス等による加工も加わるため、
純度は99.9〜99.9％程度である。これの対して、
CVD法を用いる場合には、金属を一旦ハロゲン
化物等の気体状にして、これを化学的方法により
精製、還元するため、純度はさらに向上する。し
かし、スパツタ法や蒸着法に比較して金属の
CVD法は、成膜技術として確立されておらず、
膜形成自体に困難が多いという欠点うを有する。
第２の方法は、ゲート酸化膜中にリンＰを導入
し、ＰによるNaのゲツタリング効果を利用して
Naをゲート酸化膜中に固定しようとするもので
ある。この場合は、パターニングしたゲート電極
上にＰ入りシリケート・ガラスを推積させ、その
後の熱処理によりシリケート・ガラス中のＰをゲ
ート酸化膜中へ拡散させる方法が一般的に取られ
ている。この方法では、Ｐの導入を熱拡散で行な
うため、その導入領域をゲート酸化膜中に正確に
限定・制御することは容易ではない。特に、高密
度化したMOS型半導体装置では、ゲート酸化膜
厚が300〓以下と薄くなるため、Ｐ拡散の制御は
一段と困難になる。
し、ＰによるNaのゲツタリング効果を利用して
Naをゲート酸化膜中に固定しようとするもので
ある。この場合は、パターニングしたゲート電極
上にＰ入りシリケート・ガラスを推積させ、その
後の熱処理によりシリケート・ガラス中のＰをゲ
ート酸化膜中へ拡散させる方法が一般的に取られ
ている。この方法では、Ｐの導入を熱拡散で行な
うため、その導入領域をゲート酸化膜中に正確に
限定・制御することは容易ではない。特に、高密
度化したMOS型半導体装置では、ゲート酸化膜
厚が300〓以下と薄くなるため、Ｐ拡散の制御は
一段と困難になる。
第３の方法には、エフ．ヤナガワ等が蒸着Mo
について報告している高温水素熱処理法がある
（F.Yanagawa，K.Kiuchti，T.Hosoya，T.
Tsuchiya，T.Amazawa，and T.Mano：IEEE
Trans.Electron Devices，VOl.ED−27，
pp.1602−1606，1980.）。この方法では、パター
ニング後のMoゲート電極をH2−N2（10％−90
％）混合ガス中で1000℃の熱処理を行なうか、ま
たは、N2ガス中で1000℃の熱処理を行なつた後
に、引き続いてH2−N2混合ガス中で1000℃の熱
処理を行なう。その結果、ゲート酸化膜中の可動
イオン密度は、１×1011cm-2程度にまで減少す
る。しかし、この方法をスパツタMo膜に応用し
た場合には、スパツタ金属膜中の不純物濃度が蒸
着膜に比べて高いため、この熱処理の可動イオン
密度の低減効果だけでは不十分である。
について報告している高温水素熱処理法がある
（F.Yanagawa，K.Kiuchti，T.Hosoya，T.
Tsuchiya，T.Amazawa，and T.Mano：IEEE
Trans.Electron Devices，VOl.ED−27，
pp.1602−1606，1980.）。この方法では、パター
ニング後のMoゲート電極をH2−N2（10％−90
％）混合ガス中で1000℃の熱処理を行なうか、ま
たは、N2ガス中で1000℃の熱処理を行なつた後
に、引き続いてH2−N2混合ガス中で1000℃の熱
処理を行なう。その結果、ゲート酸化膜中の可動
イオン密度は、１×1011cm-2程度にまで減少す
る。しかし、この方法をスパツタMo膜に応用し
た場合には、スパツタ金属膜中の不純物濃度が蒸
着膜に比べて高いため、この熱処理の可動イオン
密度の低減効果だけでは不十分である。
本発明は、これらの欠点を解消して可動イオン
の低減を目的としており、金属膜の推積を水素ガ
スを含む雰囲気中で行ない、かつ、その後に水素
ガスを含む雰囲気中で高温熱処理を行なうことを
特徴とするものである。
の低減を目的としており、金属膜の推積を水素ガ
スを含む雰囲気中で行ない、かつ、その後に水素
ガスを含む雰囲気中で高温熱処理を行なうことを
特徴とするものである。
前記の目的を達成するため、本発明は半導体基
板表面に絶縁膜を形成する工程と、水素ガスを含
む雰囲気中で該絶縁膜上に高融点金属膜を推積さ
せる工程と、該高融点金属膜をパターニングして
電極・配線を形成する工程と、水素ガスを含む雰
囲気中で高温熱処理を行なう工程とが含まれるこ
とを特徴とする半導体装置の製造方法を発明の要
旨とするものである。
板表面に絶縁膜を形成する工程と、水素ガスを含
む雰囲気中で該絶縁膜上に高融点金属膜を推積さ
せる工程と、該高融点金属膜をパターニングして
電極・配線を形成する工程と、水素ガスを含む雰
囲気中で高温熱処理を行なう工程とが含まれるこ
とを特徴とする半導体装置の製造方法を発明の要
旨とするものである。
次に本発明は実施例を添附図面について説明す
る。なお実施例は一つの例示であつて、本発明の
精神を逸脱しない範囲内で、種々の変更あるいは
改良を行いうることは云うまでもない。
る。なお実施例は一つの例示であつて、本発明の
精神を逸脱しない範囲内で、種々の変更あるいは
改良を行いうることは云うまでもない。
第２図は、本発明によるMOS型半導体装置の
ゲート電極の製造工程説明図で、工程要所におけ
るMOS型半導体装置の要部の断面形状を示して
いる。まず、第２図ａに示すようにSi基板１の表
面に素子間分離用Si酸化膜２およびゲート酸化膜
３を形成する。本発明では、次の第２図ｂに示す
工程が従来と異なる。すなわち、従来では10-3〜
10-2Torr程度の圧力のArガス雰囲気中で高融点
金属の例えばMoをスパツタリングするか、また
は〜10-6Torr程度の圧力の真空中でMoを電子ビ
ーム蒸着して、ゲート電極用のMo膜を形成し
た。本発明では、この代わりにArガス分圧7.5×
10-3Torr，H2ガス分圧２×10-4〜２×10-3Torr
のAr−H2混合ガス雰囲気中でMoターゲツトを
スパツタし、厚さ3300ÅのMoゲート電極膜７を
推積させる。この例ではスパツタ法を用いたが、
10-5〜10-3Torr程度の圧力のH2ガス雰囲気中で
蒸着法によりMo膜を推積してもよい。
ゲート電極の製造工程説明図で、工程要所におけ
るMOS型半導体装置の要部の断面形状を示して
いる。まず、第２図ａに示すようにSi基板１の表
面に素子間分離用Si酸化膜２およびゲート酸化膜
３を形成する。本発明では、次の第２図ｂに示す
工程が従来と異なる。すなわち、従来では10-3〜
10-2Torr程度の圧力のArガス雰囲気中で高融点
金属の例えばMoをスパツタリングするか、また
は〜10-6Torr程度の圧力の真空中でMoを電子ビ
ーム蒸着して、ゲート電極用のMo膜を形成し
た。本発明では、この代わりにArガス分圧7.5×
10-3Torr，H2ガス分圧２×10-4〜２×10-3Torr
のAr−H2混合ガス雰囲気中でMoターゲツトを
スパツタし、厚さ3300ÅのMoゲート電極膜７を
推積させる。この例ではスパツタ法を用いたが、
10-5〜10-3Torr程度の圧力のH2ガス雰囲気中で
蒸着法によりMo膜を推積してもよい。
この後は、従来工程と同様に第２図ｃに示すよ
うにMoゲート電極膜７の上に直接ホトレジスト
等のマスク材料を塗布し、写真蝕刻法で加工して
Moゲート電極８を形成する。次に第２図ｄに示
すように、Si基板１と反対の伝導型を示す不純物
イオンをMoゲート電極８をマスクに注入し、
MOSトランジスタのソース領域５及びドレイン
領域６を形成する。
うにMoゲート電極膜７の上に直接ホトレジスト
等のマスク材料を塗布し、写真蝕刻法で加工して
Moゲート電極８を形成する。次に第２図ｄに示
すように、Si基板１と反対の伝導型を示す不純物
イオンをMoゲート電極８をマスクに注入し、
MOSトランジスタのソース領域５及びドレイン
領域６を形成する。
本発明では、この後の工程も従来と異なる。す
なわち、従来は、ソース・ドレイン領域に注入し
た不純物を活性化するために、N2ガス雰囲気中
で1000℃程度の熱処理を行なつた。しかし、本発
明では、この熱処理をH2ガスを含む雰囲気中で
行なう。すなわちH2ガスを10％，H2ガスを90％
含む１気圧のH2−N2混合ガス中で1000℃，30分
間加熱する。また、この熱処理は、はじめにN2
ガス雰囲気中で1000℃の熱処理を行ない、引き続
いてN2−N2混合ガス雰囲気中で1000℃の熱処理
を行なつても良い。
なわち、従来は、ソース・ドレイン領域に注入し
た不純物を活性化するために、N2ガス雰囲気中
で1000℃程度の熱処理を行なつた。しかし、本発
明では、この熱処理をH2ガスを含む雰囲気中で
行なう。すなわちH2ガスを10％，H2ガスを90％
含む１気圧のH2−N2混合ガス中で1000℃，30分
間加熱する。また、この熱処理は、はじめにN2
ガス雰囲気中で1000℃の熱処理を行ない、引き続
いてN2−N2混合ガス雰囲気中で1000℃の熱処理
を行なつても良い。
以上説明したように、本発明では、電極用金属
膜の推積工程とその後の1000℃程度の高温熱処理
工程を共にH2ガスを含む雰囲気中で行なうこと
を特徴としている。
膜の推積工程とその後の1000℃程度の高温熱処理
工程を共にH2ガスを含む雰囲気中で行なうこと
を特徴としている。
次に、本実施例で製作したMOSキヤパシタの
可動イオン密度について図面を用いて説明する。
第３図は、本実施例で示した工程を用いてＰ型Si
（100）基板上にゲート酸化膜厚が400Å，Moゲ
ート電極の形状が500μm角のMOSキヤパシタを
形成し、その可動イオン密度をTVS法
（Triangular Voltage Sweep Method）を用い
て測定した結果を示す。横軸はスパツタ・ガス中
のH2ガス分圧PH2を示し、縦軸はゲート酸化膜中
の可動イオン密度Nnを示す。熱処理前では、PH2
を２×10-3Torrに高めた時に初めて可動イオン
が検出されるが、N2ガス中で1000℃、30分間の
熱処理を行なうとPH2に依らずNnは〜1012cm-2程
度に急増する。しかし、N2ガス中の熱処理
（1000℃，10分間）の後に引き続いてH2−H2混
合ガス中で熱処理（1000℃，10分間）を行なうと
Hnは減少し、特にPH2が１×10-3Torr以上でこの
減少は顕著となる。一方、1000℃でH2−N2混合
ガス中の熱処理のみを行なつた場合にはNnに対
する効果はさらに大きく、PH2の増加に対して急
激に減少した、PH2＝６×10-4Torrでは可動イオ
ンは検出できない程度となる。これらの実験結果
から、スパツタ・ガス中へのH2ガスの添加は、
H2−N2混合ガス中での熱処理によるNnの低減効
果をさらに促進することが確かめられた。
可動イオン密度について図面を用いて説明する。
第３図は、本実施例で示した工程を用いてＰ型Si
（100）基板上にゲート酸化膜厚が400Å，Moゲ
ート電極の形状が500μm角のMOSキヤパシタを
形成し、その可動イオン密度をTVS法
（Triangular Voltage Sweep Method）を用い
て測定した結果を示す。横軸はスパツタ・ガス中
のH2ガス分圧PH2を示し、縦軸はゲート酸化膜中
の可動イオン密度Nnを示す。熱処理前では、PH2
を２×10-3Torrに高めた時に初めて可動イオン
が検出されるが、N2ガス中で1000℃、30分間の
熱処理を行なうとPH2に依らずNnは〜1012cm-2程
度に急増する。しかし、N2ガス中の熱処理
（1000℃，10分間）の後に引き続いてH2−H2混
合ガス中で熱処理（1000℃，10分間）を行なうと
Hnは減少し、特にPH2が１×10-3Torr以上でこの
減少は顕著となる。一方、1000℃でH2−N2混合
ガス中の熱処理のみを行なつた場合にはNnに対
する効果はさらに大きく、PH2の増加に対して急
激に減少した、PH2＝６×10-4Torrでは可動イオ
ンは検出できない程度となる。これらの実験結果
から、スパツタ・ガス中へのH2ガスの添加は、
H2−N2混合ガス中での熱処理によるNnの低減効
果をさらに促進することが確かめられた。
以上の実施例で示したように、従来のN2ガス
を含む雰囲気中での熱処理に加えて、本発明のご
とく電極用金属膜の形成をもN2ガスを含む雰囲
気中で行なうことにより、比較的高純度化の困難
な高融点金属膜をゲート電極とするMOS型半導
体装置に於ても、ゲート絶縁膜中の可動イオン密
度を〜1010cm-2の検出限界程度まで低減させるこ
とが可能であることが明らかになつた。
を含む雰囲気中での熱処理に加えて、本発明のご
とく電極用金属膜の形成をもN2ガスを含む雰囲
気中で行なうことにより、比較的高純度化の困難
な高融点金属膜をゲート電極とするMOS型半導
体装置に於ても、ゲート絶縁膜中の可動イオン密
度を〜1010cm-2の検出限界程度まで低減させるこ
とが可能であることが明らかになつた。
また、この効果は、H2ガスを含む雰囲気中で
電極用金属膜を形成するのみでは現れず、従来の
H2ガスを含む雰囲気中での熱処理と組み合わせ
ることが必須であることが明らかになつた。従来
のH2ガスを含む雰囲気中での熱処理により可動
イオン密度の低減は1/13であるが、本発明が示す
ように、H2ガスを含む雰囲気中での金属膜形成
と組み合わせることにより相乗効果が得られ、可
動イオン密度は約1/400に低減される。
電極用金属膜を形成するのみでは現れず、従来の
H2ガスを含む雰囲気中での熱処理と組み合わせ
ることが必須であることが明らかになつた。従来
のH2ガスを含む雰囲気中での熱処理により可動
イオン密度の低減は1/13であるが、本発明が示す
ように、H2ガスを含む雰囲気中での金属膜形成
と組み合わせることにより相乗効果が得られ、可
動イオン密度は約1/400に低減される。
本実施例では、ゲート電極のMoを用いたが、
他のＷ，Ta，Ti等の高融点金属を用いることも
可能である。また、H2ガスを主体とするフオー
ミング・ガス中での熱処理は、従来SiとSio2の界
面の準位密度を低減させるために400℃前後の温
度で行なわれてきた。しかし、このような比較的
低い温度では、本発明が目的とする可動イオン密
度の低減効果は得られない。従つて、本発明で
は、熱処理温度として概ね700℃以上の高温を必
要とする。なお、本実施例では、MOS型の半導
体装置を取り上げたが、ゲート絶縁膜はSiの酸化
物に限定されることなく、一般のMIS（Metal−
Insulator−Semiconductor）型半導体装置に対
して、本発明を用いることができる。また、MIS
型半導体装置に限らず、例えばバイポーラ型半導
体装置等のパシベーシヨン用絶縁膜にも本発明を
用いることができるのは明らかである。
他のＷ，Ta，Ti等の高融点金属を用いることも
可能である。また、H2ガスを主体とするフオー
ミング・ガス中での熱処理は、従来SiとSio2の界
面の準位密度を低減させるために400℃前後の温
度で行なわれてきた。しかし、このような比較的
低い温度では、本発明が目的とする可動イオン密
度の低減効果は得られない。従つて、本発明で
は、熱処理温度として概ね700℃以上の高温を必
要とする。なお、本実施例では、MOS型の半導
体装置を取り上げたが、ゲート絶縁膜はSiの酸化
物に限定されることなく、一般のMIS（Metal−
Insulator−Semiconductor）型半導体装置に対
して、本発明を用いることができる。また、MIS
型半導体装置に限らず、例えばバイポーラ型半導
体装置等のパシベーシヨン用絶縁膜にも本発明を
用いることができるのは明らかである。
以上説明したように、本発明によれば、半導体
装置の絶縁膜上への電極・配線用高融点金属膜の
推積工程と、その後の高温熱処理工程を共にH2
ガスを含む雰囲気中で行なうことにより、該絶縁
膜中に含まれる可動イオン密度を大幅に低減する
ことができる。
装置の絶縁膜上への電極・配線用高融点金属膜の
推積工程と、その後の高温熱処理工程を共にH2
ガスを含む雰囲気中で行なうことにより、該絶縁
膜中に含まれる可動イオン密度を大幅に低減する
ことができる。
その結果、可動イオン密度は、１×1010cm-2以
下とすることができ、本発明を用いない場合に比
べて1/400以下に低減できる。また、従来より知
られているH2ガスを含む雰囲気中での熱処理に
よる可動イオン密度の低減効果に比べて、本発明
ではさらに一桁の低減が可能である。これは、本
発明の方法である、上記H2ガスを含む雰囲気中
での熱処理とH2ガスを含む雰囲気中での金属膜
推積とを組み合わせることによる相乗作用であ
る。従つて、このようにして製作した半導体装置
においては、バイアス−温度加速試験を行なつて
も、可動イオンの移動に起因した該半導体装置の
特性劣化は著しく改善される。従つて、本発明
は、半導体装置の信頼性を著しく向上させる効果
を有するものである。
下とすることができ、本発明を用いない場合に比
べて1/400以下に低減できる。また、従来より知
られているH2ガスを含む雰囲気中での熱処理に
よる可動イオン密度の低減効果に比べて、本発明
ではさらに一桁の低減が可能である。これは、本
発明の方法である、上記H2ガスを含む雰囲気中
での熱処理とH2ガスを含む雰囲気中での金属膜
推積とを組み合わせることによる相乗作用であ
る。従つて、このようにして製作した半導体装置
においては、バイアス−温度加速試験を行なつて
も、可動イオンの移動に起因した該半導体装置の
特性劣化は著しく改善される。従つて、本発明
は、半導体装置の信頼性を著しく向上させる効果
を有するものである。
第１図ａ〜ｃはMOSトランジスタの従来の製
造工程を説明するための要部拡大断面図、第２図
ａ〜ｄは、本発明によるMOS型半導体装置の製
造工程を説明するための要部拡大断面図、第３図
はH2ガス分圧と可動イオン密度との関係を示す
特性図である。 １……Si基板、２……素子分離用Si酸化膜、３
……ゲート酸化膜、４……ゲート電極、５……ソ
ース領域、６……ドレイン領域、７……Moゲー
ト電極膜、８……Moゲート電極。
造工程を説明するための要部拡大断面図、第２図
ａ〜ｄは、本発明によるMOS型半導体装置の製
造工程を説明するための要部拡大断面図、第３図
はH2ガス分圧と可動イオン密度との関係を示す
特性図である。 １……Si基板、２……素子分離用Si酸化膜、３
……ゲート酸化膜、４……ゲート電極、５……ソ
ース領域、６……ドレイン領域、７……Moゲー
ト電極膜、８……Moゲート電極。
Claims (1)
- １ 半導体基板表面に絶縁膜を形成する工程と、
水素ガスを含む雰囲気中で該絶縁膜上に高融点金
属膜を推積させる工程と、該高融点金属膜をパタ
ーニングして電極配線を形成する工程と、水素ガ
スを含む雰囲気中で高温熱処理を行なう工程とが
含まれることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140955A JPS5931065A (ja) | 1982-08-16 | 1982-08-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140955A JPS5931065A (ja) | 1982-08-16 | 1982-08-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5931065A JPS5931065A (ja) | 1984-02-18 |
| JPH0478021B2 true JPH0478021B2 (ja) | 1992-12-10 |
Family
ID=15280698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57140955A Granted JPS5931065A (ja) | 1982-08-16 | 1982-08-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5931065A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5481082A (en) * | 1977-12-12 | 1979-06-28 | Fujitsu Ltd | Manufacture of semiconductor |
| JPS5670646A (en) * | 1979-11-13 | 1981-06-12 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1982
- 1982-08-16 JP JP57140955A patent/JPS5931065A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5931065A (ja) | 1984-02-18 |
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