JPH0479371A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0479371A JPH0479371A JP2195144A JP19514490A JPH0479371A JP H0479371 A JPH0479371 A JP H0479371A JP 2195144 A JP2195144 A JP 2195144A JP 19514490 A JP19514490 A JP 19514490A JP H0479371 A JPH0479371 A JP H0479371A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- semiconductor device
- nmos2
- pmos1
- length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、絶縁ゲート電界効
果トランジスタ（以下、ＭＯＳＦＥＴと称す）を用いた
マスタースライス方式の半導体集積回路装置に関するも
のである。
果トランジスタ（以下、ＭＯＳＦＥＴと称す）を用いた
マスタースライス方式の半導体集積回路装置に関するも
のである。
半導体装置が高集積化されるにつれ、その中に形成され
るパターンの微細化とともに、論理回路設計においてパ
ターン作成方法の容易さが要求されている。
るパターンの微細化とともに、論理回路設計においてパ
ターン作成方法の容易さが要求されている。
第２図は、ＭＯＳ Ｆ ＥＴのゲート電極長に対するＰ
型ＭＯ３ＦＥＴ （以下、ＰＭＯ３と略す）及びＮ型Ｍ
Ｏ３ＦＥＴ ＜以下、ＮＭＯ５と略す）のキャリア移動
度を示す。
型ＭＯ３ＦＥＴ （以下、ＰＭＯ３と略す）及びＮ型Ｍ
Ｏ３ＦＥＴ ＜以下、ＮＭＯ５と略す）のキャリア移動
度を示す。
例えば、ゲート電極長が１ミクロンレベルの場合、ＮＭ
Ｏ３のキャリア移動度は、ＰＭＯ３のものより約２倍程
度大きい。従って、第３図のように、ＰＭＯ３３、ＮＭ
Ｏ３４ともに同等のゲート電極長で一対のベーシックセ
ルを構成している場合、例えば１つのインバータ回路を
形成する際には、前記ＰＭＯ３３、前記ＮＭＯ３４の駆
動能力が異なるため、２個のＰＭＯ３３と１個のＮＭＯ
３４を用いる必要があった。
Ｏ３のキャリア移動度は、ＰＭＯ３のものより約２倍程
度大きい。従って、第３図のように、ＰＭＯ３３、ＮＭ
Ｏ３４ともに同等のゲート電極長で一対のベーシックセ
ルを構成している場合、例えば１つのインバータ回路を
形成する際には、前記ＰＭＯ３３、前記ＮＭＯ３４の駆
動能力が異なるため、２個のＰＭＯ３３と１個のＮＭＯ
３４を用いる必要があった。
その他の方法として、従来の半導体装置による相補型Ｍ
ＯＳ トランジスタ（以下、ＣＭＯ３と略す）ではＰＭ
Ｏ３およびＮＭＯ３のゲート電極幅を違えて、論理回路
を形成する場合があった。即ち、上述のようにＰＭＯ３
３，ＮＭＯ５４のゲート電極長を１ミクロン程度にした
場合には、ＰＭＯ３３のゲート電極幅をＮＭＯ３４のも
のに比べて２倍程度の広さに形成し、互いに同一の駆動
能力を得ていた。
ＯＳ トランジスタ（以下、ＣＭＯ３と略す）ではＰＭ
Ｏ３およびＮＭＯ３のゲート電極幅を違えて、論理回路
を形成する場合があった。即ち、上述のようにＰＭＯ３
３，ＮＭＯ５４のゲート電極長を１ミクロン程度にした
場合には、ＰＭＯ３３のゲート電極幅をＮＭＯ３４のも
のに比べて２倍程度の広さに形成し、互いに同一の駆動
能力を得ていた。
しかし、第２図に示すように前記ゲート電極長が、特に
０．５ミクロン以下のレベルになると、前記駆動能力の
関係が大きく崩れ、ＮＭＯ３４のキャリア移動度は減少
し、ＰＭＯ３３のものに近づく傾向がある。その結果、
ＰＭＯ３３とＮＭＯ３４の駆動能力比が必ずしも簡単な
整数比とならない場合が生しる。このような場合、論理
回路の設計が容易でない。
０．５ミクロン以下のレベルになると、前記駆動能力の
関係が大きく崩れ、ＮＭＯ３４のキャリア移動度は減少
し、ＰＭＯ３３のものに近づく傾向がある。その結果、
ＰＭＯ３３とＮＭＯ３４の駆動能力比が必ずしも簡単な
整数比とならない場合が生しる。このような場合、論理
回路の設計が容易でない。
また、さらにゲート電極長の微細化により、駆動能力が
向上する一方、ドレイン頭載における空乏層の電界強度
が太き（なる。そのため、同一ゲート電極長の２ＭＯ３
及びＮＭＯ３を形成した場合、特にＮＭＯ３は、ホット
キャリア効果により、劣化し易くなっている。
向上する一方、ドレイン頭載における空乏層の電界強度
が太き（なる。そのため、同一ゲート電極長の２ＭＯ３
及びＮＭＯ３を形成した場合、特にＮＭＯ３は、ホット
キャリア効果により、劣化し易くなっている。
〔発明が解決しようとする課題〕
従来のマスタースライス方式のゲートアレイ構造でゲー
ト電極長を等しくした場合、２ＭＯ３及びＮＭＯ３のキ
ャリア移動度が異なるため、トランジスタ性能の差異が
生し、パターン設計の複雑さを増大させる一要因となる
。
ト電極長を等しくした場合、２ＭＯ３及びＮＭＯ３のキ
ャリア移動度が異なるため、トランジスタ性能の差異が
生し、パターン設計の複雑さを増大させる一要因となる
。
また、素子の駆動能力の向上に伴い、ホットキャリアの
生成も増大し、特にＮＭＯ３は、信転性が損なわれたも
のになってしまうという問題点があった。
生成も増大し、特にＮＭＯ３は、信転性が損なわれたも
のになってしまうという問題点があった。
本発明は、以上のような問題点を解消するためになされ
たもので、２ＭＯ３，ＮＭＯ３ともに同程度の駆動能力
を得ることができ、所望の半導体装置の微細化を行え、
かつ、信転性の向上が図れる半導体装置を得ることを目
的としている。
たもので、２ＭＯ３，ＮＭＯ３ともに同程度の駆動能力
を得ることができ、所望の半導体装置の微細化を行え、
かつ、信転性の向上が図れる半導体装置を得ることを目
的としている。
〔課題を解決するための手段］
本発明に係る半導体装置は、一対又は複数対の２ＭＯ３
とＮＭＯ３を備えたものにおいて、ＮＭＯ３のゲート電
極長を前記ＰＭＯ３のゲート電極長よりも大きくしたこ
とを特徴とするものである。
とＮＭＯ３を備えたものにおいて、ＮＭＯ３のゲート電
極長を前記ＰＭＯ３のゲート電極長よりも大きくしたこ
とを特徴とするものである。
〔作用］
本発明における半導体装置は、ＮＭＯ３のゲート電極長
を２ＭＯ３のものより大きくすることにより、前記ＰＭ
Ｏ３、前記ＮＭＯ３ともに、同程度の駆動能力を得るこ
とができ、半導体装置の論理回路設計における簡略化に
寄与する。
を２ＭＯ３のものより大きくすることにより、前記ＰＭ
Ｏ３、前記ＮＭＯ３ともに、同程度の駆動能力を得るこ
とができ、半導体装置の論理回路設計における簡略化に
寄与する。
また、前記ＮＭＯ３のゲート電極長の増大により、駆動
能力を抑制し、ホットキャリア生成を低減することがで
き、半導体装置の信軌性向上に寄与する。
能力を抑制し、ホットキャリア生成を低減することがで
き、半導体装置の信軌性向上に寄与する。
［実施例〕
以下、本発明の一実施例を図について説明する。
第１図は、本発明の一実施例による半導体装置に用いる
ベーシックセルを示す図である。このものは、一対の２
ＭＯ３１とＮＭＯＳ２のゲート電極を持つベーシックセ
ルを有し、かつ前記ＮＭＯ３２のゲート電極長Ｌ２が前
記ＰＭＯ３１のゲート電極長し、よりも大きく設計され
ている。
ベーシックセルを示す図である。このものは、一対の２
ＭＯ３１とＮＭＯＳ２のゲート電極を持つベーシックセ
ルを有し、かつ前記ＮＭＯ３２のゲート電極長Ｌ２が前
記ＰＭＯ３１のゲート電極長し、よりも大きく設計され
ている。
また、前記ＮＭＯ３２及び前記ＰＭＯ３Ｉのゲート電極
幅は互いに等しく形成されている。
幅は互いに等しく形成されている。
このような構造を採用することにより、所望のゲート電
極長でかつ同しゲート電極幅を持つ前記ＰＭＯ３１及び
前記ＮＭＯ３２において、はぼ同一の駆動能力を達成す
ることができる。
極長でかつ同しゲート電極幅を持つ前記ＰＭＯ３１及び
前記ＮＭＯ３２において、はぼ同一の駆動能力を達成す
ることができる。
一般に、駆動能力はゲート電極幅が広く、ゲート電極長
が短く、またキャリア移動度が大きい程大きいものが得
られる。したがって、本実施例のように、ＮＭＯ３２の
ゲート電極長を２ＭＯ３１のゲート電極長よりも大きく
設計した場合、キャリア移動度はＮＭＯ３２の方が大き
くなり、駆動能力の向上に寄与するが、ゲート電極長に
関しては、ＮＭＯ３２の方が大きく設定しているため、
これが原因で駆動能力が低下し、結果として、ＮＭＯ３
２と２ＭＯ３１の駆動能力は同程度のものとなる。
が短く、またキャリア移動度が大きい程大きいものが得
られる。したがって、本実施例のように、ＮＭＯ３２の
ゲート電極長を２ＭＯ３１のゲート電極長よりも大きく
設計した場合、キャリア移動度はＮＭＯ３２の方が大き
くなり、駆動能力の向上に寄与するが、ゲート電極長に
関しては、ＮＭＯ３２の方が大きく設定しているため、
これが原因で駆動能力が低下し、結果として、ＮＭＯ３
２と２ＭＯ３１の駆動能力は同程度のものとなる。
従って、例えば、一対のＰＭＯ３ＩとＮＭＯＳ２で理想
的なインバータ回路を形成することができ、論理回路の
パターン設計が容易になる。
的なインバータ回路を形成することができ、論理回路の
パターン設計が容易になる。
また、本実施例ではＰＭＯ３ＩとＮＭＯ３２が同一のゲ
ート電極幅を有する配列であるので、マスタースライス
方式のゲートアレイにおいて、２ＭＯ３及び前記ＮＭＯ
Ｓの半導体装置内の論理回路使用率を同等にすることが
可能となり、不要なＭＯＳ Ｆ ＥＴの増大を防ぎ、最
も規則的なアレイ構造を形成でき、高集積化が達成され
、多層配線のパターン設計も容易となる。
ート電極幅を有する配列であるので、マスタースライス
方式のゲートアレイにおいて、２ＭＯ３及び前記ＮＭＯ
Ｓの半導体装置内の論理回路使用率を同等にすることが
可能となり、不要なＭＯＳ Ｆ ＥＴの増大を防ぎ、最
も規則的なアレイ構造を形成でき、高集積化が達成され
、多層配線のパターン設計も容易となる。
なお、上記の実施例の方法により製造される半導体装置
は、ＣＭ ＯＳ型トランジスタを有する半導体装置の他
、Ｂ ｉ−ＣＭＯ３型Ｏ３ンジスタなどを有する半導体
装置にも採用することができ、単に前記にのみ限定され
るものではないことは言うまでもない。
は、ＣＭ ＯＳ型トランジスタを有する半導体装置の他
、Ｂ ｉ−ＣＭＯ３型Ｏ３ンジスタなどを有する半導体
装置にも採用することができ、単に前記にのみ限定され
るものではないことは言うまでもない。
〔発明の効果］
本発明によれば、一対又は複数対のＰＭＯ３とＮ Ｍ
ＯＳを有する半導体装置において、ＮＭＯＳのゲートを
橋長を前記ＰＭＯ３のゲート電極長よりも大きく設定し
たので、ＰＭＯ３，ＮＭＯ３ともに、はぼ同一の駆動能
力を得ることができ、半導体装置の論理回路設計が容易
となる効果がある。
ＯＳを有する半導体装置において、ＮＭＯＳのゲートを
橋長を前記ＰＭＯ３のゲート電極長よりも大きく設定し
たので、ＰＭＯ３，ＮＭＯ３ともに、はぼ同一の駆動能
力を得ることができ、半導体装置の論理回路設計が容易
となる効果がある。
さらに、前記ＰＭＯ３及び前記ＮＭＯ３の半導体装置内
の論理回路使用率を同等にすることが可能となり不要な
ＭＯＳＦＥＴの増大を防止でき、高集積化が達成できる
効果がある。
の論理回路使用率を同等にすることが可能となり不要な
ＭＯＳＦＥＴの増大を防止でき、高集積化が達成できる
効果がある。
また、ＮＭＯ３のホットキャリアの生成を低減すること
ができ、半導体装置の劣化を抑え、信頼性向上に寄与で
きるという効果がある。
ができ、半導体装置の劣化を抑え、信頼性向上に寄与で
きるという効果がある。
第１図は本発明の一実施例の半導体装置に用いるベーシ
ックセルを示す図、第２図はＭＯＳＦＥＴのゲート電極
長とＰＭＯ３およびＮＭＯＳキャリア移動度との関係を
示す図、第３図は従来の半導体装置に用いられるヘーシ
ックセルを示す図である。 図において、１はＰＭＯ３，２はＮＭＯＳである。 なお図中同一符号は同−又は相当部分を示す。
ックセルを示す図、第２図はＭＯＳＦＥＴのゲート電極
長とＰＭＯ３およびＮＭＯＳキャリア移動度との関係を
示す図、第３図は従来の半導体装置に用いられるヘーシ
ックセルを示す図である。 図において、１はＰＭＯ３，２はＮＭＯＳである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）一対または複数対のＰ型の絶縁ゲート電界効果ト
ランジスタとＮ型の絶縁ゲート電界効果トランジスタと
を備えた半導体装置において、前記Ｎ型絶縁ゲート電界
効果トランジスタのゲート電極長が、前記Ｐ型の絶縁ゲ
ート電界効果トランジスタのゲート電極長よりも大きい
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195144A JPH0479371A (ja) | 1990-07-23 | 1990-07-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195144A JPH0479371A (ja) | 1990-07-23 | 1990-07-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0479371A true JPH0479371A (ja) | 1992-03-12 |
Family
ID=16336174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195144A Pending JPH0479371A (ja) | 1990-07-23 | 1990-07-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0479371A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066460A (ja) * | 1983-09-21 | 1985-04-16 | Seiko Epson Corp | Ｍｏｓ型集積回路装置 |
| JPS60145642A (ja) * | 1984-01-09 | 1985-08-01 | Toshiba Corp | 半導体集積回路装置 |
-
1990
- 1990-07-23 JP JP2195144A patent/JPH0479371A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066460A (ja) * | 1983-09-21 | 1985-04-16 | Seiko Epson Corp | Ｍｏｓ型集積回路装置 |
| JPS60145642A (ja) * | 1984-01-09 | 1985-08-01 | Toshiba Corp | 半導体集積回路装置 |
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