JPH0480833A - 高速エミュレーション・メモリ回路 - Google Patents
高速エミュレーション・メモリ回路Info
- Publication number
- JPH0480833A JPH0480833A JP2195198A JP19519890A JPH0480833A JP H0480833 A JPH0480833 A JP H0480833A JP 2195198 A JP2195198 A JP 2195198A JP 19519890 A JP19519890 A JP 19519890A JP H0480833 A JPH0480833 A JP H0480833A
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- JP
- Japan
- Prior art keywords
- address
- memory
- emulation
- emulation memory
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、マイクロプロセッサのインサーキット・エミ
ュレータに関し、特にインサーキット・エミュレータ内
に高速エミュレーション・メモリを実現することに関す
る。
ュレータに関し、特にインサーキット・エミュレータ内
に高速エミュレーション・メモリを実現することに関す
る。
［従来技術及びその問題点］
インサーキット・エミュレータ内のエミュレーション・
メモリ回路に必要な機能には、第２図（Ｂ）に示すよう
に： （ａ）マイクロプロセッサのメモリ空間をブロックに分
割し、ブロック毎に、当該ブロックがターゲット上のメ
モリに割り当てられているのかそれともエミュレーショ
ン・メモリなのか、また当該ブロックがＲＯＭ領域なの
かそれともＲＡＭ領域なのか、等の設定を行なうアトリ
ビュージョン機能； （ｂ）エミュレーション・メモリに割り当てられた場合
には当該ブロックのアドレスをそれに割り当てられた物
理メモリのアドレスに変換するりロケーション機能 がある。
メモリ回路に必要な機能には、第２図（Ｂ）に示すよう
に： （ａ）マイクロプロセッサのメモリ空間をブロックに分
割し、ブロック毎に、当該ブロックがターゲット上のメ
モリに割り当てられているのかそれともエミュレーショ
ン・メモリなのか、また当該ブロックがＲＯＭ領域なの
かそれともＲＡＭ領域なのか、等の設定を行なうアトリ
ビュージョン機能； （ｂ）エミュレーション・メモリに割り当てられた場合
には当該ブロックのアドレスをそれに割り当てられた物
理メモリのアドレスに変換するりロケーション機能 がある。
このような機能を達成するエミュレーション・メモリ回
路は第２図（Ａ）のような構成を取る。
路は第２図（Ａ）のような構成を取る。
第２図（Ａ）に示すようなエミュレーション・メモリ回
路２０では、マイクロプロセッサ２１から出力されたア
ドレスがマツパ回路２３を通るため、メモリ・システム
全体としての高速化が妨げられる。また、マイクロプロ
セッサ２１のメモリ空間の任意の部分をエミュレーショ
ン・メモリ２５に割り当てることがエミュレータの性格
上必要とされるが、マイクロプロセッサのメモリ空間の
大きさに比べてエミュレーション・メモリの方が小すい
のが普通なので、マツパ回路２３を削除することはでき
ない。
路２０では、マイクロプロセッサ２１から出力されたア
ドレスがマツパ回路２３を通るため、メモリ・システム
全体としての高速化が妨げられる。また、マイクロプロ
セッサ２１のメモリ空間の任意の部分をエミュレーショ
ン・メモリ２５に割り当てることがエミュレータの性格
上必要とされるが、マイクロプロセッサのメモリ空間の
大きさに比べてエミュレーション・メモリの方が小すい
のが普通なので、マツパ回路２３を削除することはでき
ない。
［発明の目的］
本発明は、上述した従来技術の問題点を解消し、必要が
ない場合にはマツパ回路を取り外した状態で動作できる
ようにすることにより、エミュレーション・メモリ・ア
クセスの高速化を実現することを目的とする。
ない場合にはマツパ回路を取り外した状態で動作できる
ようにすることにより、エミュレーション・メモリ・ア
クセスの高速化を実現することを目的とする。
［発明の概要］
本発明の一実施例によれば、メモリ拡張モート（外部メ
モリを使用するモード）と、シングルチップ・モード（
内蔵のＲＯＭ／ＲＡＭを使用し、外部メモリを持たない
モード）のいずれかで動作できるマイクロプロセッサの
ためのインサーキット・エミュレータの高速エミュレー
ション・メモリが提供される。メモリ拡張モードでこの
マイクロプロセッサが動作している時は、従来通りマツ
パを使用して上で述べたりロケーションを行なう。
モリを使用するモード）と、シングルチップ・モード（
内蔵のＲＯＭ／ＲＡＭを使用し、外部メモリを持たない
モード）のいずれかで動作できるマイクロプロセッサの
ためのインサーキット・エミュレータの高速エミュレー
ション・メモリが提供される。メモリ拡張モードでこの
マイクロプロセッサが動作している時は、従来通りマツ
パを使用して上で述べたりロケーションを行なう。
一方、シングルチップ・モートでの動作時には、マイク
ロプロセッサから出力されるアドレスをマツパを介さず
に直接エミュレーション・メモリのアドレス入力に与え
る。
ロプロセッサから出力されるアドレスをマツパを介さず
に直接エミュレーション・メモリのアドレス入力に与え
る。
［実施例］
第１図は本発明の一実施例のエミュレーション・メモリ
回路１０のブロック図である。同図のエミュレーション
・メモリ回路１０が備えられているインサーキット・エ
ミュレータか試験対象とするマイクロプロセッサは２つ
の動作モート、メモリ拡張モードとシングルチップ・モ
ード、を持つ。
回路１０のブロック図である。同図のエミュレーション
・メモリ回路１０が備えられているインサーキット・エ
ミュレータか試験対象とするマイクロプロセッサは２つ
の動作モート、メモリ拡張モードとシングルチップ・モ
ード、を持つ。
メモリ拡張モードでは、メモリ・アクセスはそのマイク
ロプロセッサ１１のアドレス・ピン、データ・ピンを介
してその外部にあるＲＡＭ／ＲＯＭに対して行なわれる
。また、このモートにおけるアドレス空間の大きさは例
えば１６Ｍバイトとシングルチップ・モードの場合に比
べてかなり大きなものとなる。
ロプロセッサ１１のアドレス・ピン、データ・ピンを介
してその外部にあるＲＡＭ／ＲＯＭに対して行なわれる
。また、このモートにおけるアドレス空間の大きさは例
えば１６Ｍバイトとシングルチップ・モードの場合に比
べてかなり大きなものとなる。
一方、シングルチップモードにおいては、アクセスの対
象となるメモリはそのマイクロプロセッサ１１に内蔵さ
れているＲＡＭ／ＲＯＭであり、またアドレス空間の大
きさも例えば６４にバイトと小さなものとなる。また、
シングルチップ・モードにおいては、ある特別な状態、
例えば特定のピンに所定レベルの電圧を与えておくこと
により（あるいは、インサーキット・エミュレータ用に
特別に作られたチップを、使用することにより）、チッ
プ内部のメモリのアクセスを行なう時、そのアドレスや
データがアドレス・ピンやデータ・ピンに現われるよう
にできる。詳しくいえば、チップ内部のメモリへの書き
込みアクセス時にはそのアドレスとデータの両者がチッ
プのピン上に現われる。また、読み出しアクセスの場合
にはアドレスだけがピン上に現われる。
象となるメモリはそのマイクロプロセッサ１１に内蔵さ
れているＲＡＭ／ＲＯＭであり、またアドレス空間の大
きさも例えば６４にバイトと小さなものとなる。また、
シングルチップ・モードにおいては、ある特別な状態、
例えば特定のピンに所定レベルの電圧を与えておくこと
により（あるいは、インサーキット・エミュレータ用に
特別に作られたチップを、使用することにより）、チッ
プ内部のメモリのアクセスを行なう時、そのアドレスや
データがアドレス・ピンやデータ・ピンに現われるよう
にできる。詳しくいえば、チップ内部のメモリへの書き
込みアクセス時にはそのアドレスとデータの両者がチッ
プのピン上に現われる。また、読み出しアクセスの場合
にはアドレスだけがピン上に現われる。
また、エミュレーション・メモリの大きさは例えば１２
８にバイトと、メモリ拡張モードにおけるアドレス空間
よりは小さいが、シングルチップ・モードのアドレス空
間を充分に収容できる大きさであるとする。
８にバイトと、メモリ拡張モードにおけるアドレス空間
よりは小さいが、シングルチップ・モードのアドレス空
間を充分に収容できる大きさであるとする。
エミュレーション・メモリ回路ｌＯの動作において、拡
張メモリ・モードの場合には、コントロール信号が１と
なり、セレクタＩ４はエミュレーション・メモリ１５の
上位アドレス（つまり、エミュレーション・メモリのブ
ロック・アドレスを指定するアドレス・フィールド）Ｉ
Ａ１６−ＩＡ８として、マツパ１３の出力を選択して与
える。
張メモリ・モードの場合には、コントロール信号が１と
なり、セレクタＩ４はエミュレーション・メモリ１５の
上位アドレス（つまり、エミュレーション・メモリのブ
ロック・アドレスを指定するアドレス・フィールド）Ｉ
Ａ１６−ＩＡ８として、マツパ１３の出力を選択して与
える。
この状態では、従来のエミュレーション・メモリ回路２
０（第２図）とまったく同じ動作がなされる。
０（第２図）とまったく同じ動作がなされる。
すなわち、マイクロプロセッサ１１からのアドレスＡ２
３−Ａ８がマツパ１３に与えられると、マツパ１３中の
対応するエントリがアクセスされ、そこにあるアトリビ
ュートが調べられる。そのアトリビュートがエミュレー
ション・メモリ１５へのアクセスを指示していた場合に
は、そのエントリに書かれていたブロック・アドレスが
エミュレーション・メモリの物理ブロック・アドレスｌ
Ａ１６−ＩＡ８として出力される。実際にはこれ以外に
も各種の動作、例えばＲＯＭやあるいは書き込み禁止と
指定された領域への書き込みなどの許されない動作が行
なわれていないか等のチエツク、がなされる。しかしな
がら、これらの動作は本発明の要旨とは直接関係なく、
また当業者には周知の事項であるため、これ以上の説明
は省略する。
３−Ａ８がマツパ１３に与えられると、マツパ１３中の
対応するエントリがアクセスされ、そこにあるアトリビ
ュートが調べられる。そのアトリビュートがエミュレー
ション・メモリ１５へのアクセスを指示していた場合に
は、そのエントリに書かれていたブロック・アドレスが
エミュレーション・メモリの物理ブロック・アドレスｌ
Ａ１６−ＩＡ８として出力される。実際にはこれ以外に
も各種の動作、例えばＲＯＭやあるいは書き込み禁止と
指定された領域への書き込みなどの許されない動作が行
なわれていないか等のチエツク、がなされる。しかしな
がら、これらの動作は本発明の要旨とは直接関係なく、
また当業者には周知の事項であるため、これ以上の説明
は省略する。
一方、シングルチップ・モートでは、コントロール信号
は０となり、セレクタ１４はマクロプロセッサ１１のア
ドレス出力の内のＡ１６−Ａ８をエミュレーション・メ
モリの上位アドレスＴＡＩ６−ＩＡ８として選択する。
は０となり、セレクタ１４はマクロプロセッサ１１のア
ドレス出力の内のＡ１６−Ａ８をエミュレーション・メ
モリの上位アドレスＴＡＩ６−ＩＡ８として選択する。
シングルチップ・モードにおいては、マイクロプロセッ
サ１１のアドレス空間は６４にバイトであるから、エミ
ュレーション・メモリ１５の上位アドレスに与えられる
アドレスの内の最上位ビットＩＡＩ ６は常に特定の値
、例えば０１に固定されている。従って、シングルチッ
プ・モートにおけるエミュレーション・メモリ１５への
アクセスは、マイクロプロセッサ１１のアドレス出力Ａ
ｌ ５−ＩＡＯが表わすアドレスに対して直接行なわれ
る。
サ１１のアドレス空間は６４にバイトであるから、エミ
ュレーション・メモリ１５の上位アドレスに与えられる
アドレスの内の最上位ビットＩＡＩ ６は常に特定の値
、例えば０１に固定されている。従って、シングルチッ
プ・モートにおけるエミュレーション・メモリ１５への
アクセスは、マイクロプロセッサ１１のアドレス出力Ａ
ｌ ５−ＩＡＯが表わすアドレスに対して直接行なわれ
る。
これにより、エミュレーション・メモリ１５の下位６４
にバイトには、マイクロプロセッサ１１内部のメモリの
コピーが維持される。従って、そのアドレス人力／デー
タ入出力を観測すれば、マイクロプロセッサ１１内部の
メモリへの書き込み／読み出しのアドレス／データを知
ることができる。
にバイトには、マイクロプロセッサ１１内部のメモリの
コピーが維持される。従って、そのアドレス人力／デー
タ入出力を観測すれば、マイクロプロセッサ１１内部の
メモリへの書き込み／読み出しのアドレス／データを知
ることができる。
シングルチップ・モードではチップ内部のメモリを使用
するので、そのアクセス時間は当然短くなる。従来の構
成ではこのモードにおけるエミュレーション時でもマツ
パ２３（第２図）を介してエミュレーション・メモリ２
５（第２図）へのアクセスを行なっていたので、このよ
うな高速のメモリ・アクセスに追随するためには、ウェ
イトをかけてマイクロプロセッサのメモリ・アクセスを
遅くする、という方法を取っていた。あるいは、チップ
内部のメモリ・アクセスにウェイトを入れることによっ
て実際の動作とエミュレーション時の動作が異なると不
都合である場合には、シングルチップ・モードの動作の
エミュレーションに使用する高速メモリを別途用意する
必要があった。
するので、そのアクセス時間は当然短くなる。従来の構
成ではこのモードにおけるエミュレーション時でもマツ
パ２３（第２図）を介してエミュレーション・メモリ２
５（第２図）へのアクセスを行なっていたので、このよ
うな高速のメモリ・アクセスに追随するためには、ウェ
イトをかけてマイクロプロセッサのメモリ・アクセスを
遅くする、という方法を取っていた。あるいは、チップ
内部のメモリ・アクセスにウェイトを入れることによっ
て実際の動作とエミュレーション時の動作が異なると不
都合である場合には、シングルチップ・モードの動作の
エミュレーションに使用する高速メモリを別途用意する
必要があった。
第１図の実施例ではこのような場合にはマツパ１３をシ
ステムから切離すので、従来のような高速メモリを特別
に用意しなくとも、実際の動作時と極めて近い状態で試
験を行なうことかできる。
ステムから切離すので、従来のような高速メモリを特別
に用意しなくとも、実際の動作時と極めて近い状態で試
験を行なうことかできる。
なお、上では説明の都合上、シングルチップ・モードへ
切り替えることができるマイクロプロセッサのためのイ
ンサーキットエミュレータに使用されるエミュレーショ
ン・メモリ回路について説明したが、本発明の適用分野
はこれに限られるものではない。シングルチップ・モー
ド以外でも、例えば、使用するメモリ空間が充分小さい
ものに限定される動作モードを持っている場合でもよい
し、あるいはメモリ空間全体としては大きいが、特定の
小さな部分空間しか使用しないことが保証されている場
合でも本発明を適用することができる。
切り替えることができるマイクロプロセッサのためのイ
ンサーキットエミュレータに使用されるエミュレーショ
ン・メモリ回路について説明したが、本発明の適用分野
はこれに限られるものではない。シングルチップ・モー
ド以外でも、例えば、使用するメモリ空間が充分小さい
ものに限定される動作モードを持っている場合でもよい
し、あるいはメモリ空間全体としては大きいが、特定の
小さな部分空間しか使用しないことが保証されている場
合でも本発明を適用することができる。
［発明の効果］
以上詳細に説明したように、本発明によれば、必要に応
じてマツパ回路を切離すことができるので、マツパを切
離した動作が可能な状態では高速なエミュレーション・
メモリを提供することができる。
じてマツパ回路を切離すことができるので、マツパを切
離した動作が可能な状態では高速なエミュレーション・
メモリを提供することができる。
第１図は本発明の実施例を示すプロ・ツク図、第２図は
従来技術の問題点を説明する図である。 １０．２０：エミュレーション・メモリ回路１１．２１
：マイクロプロセッサ １３．２３：マツパ １４：セレクタ
従来技術の問題点を説明する図である。 １０．２０：エミュレーション・メモリ回路１１．２１
：マイクロプロセッサ １３．２３：マツパ １４：セレクタ
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサから与えられたアドレスをエミュレ
ーション・メモリのアドレスに変換するマッパを有する
インサーキット・エミュレータのエミュレーション・メ
モリ回路において、 前記マッパを切離す手段を設けたことを特徴とする高速
エミュレーション・メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195198A JPH0480833A (ja) | 1990-07-24 | 1990-07-24 | 高速エミュレーション・メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195198A JPH0480833A (ja) | 1990-07-24 | 1990-07-24 | 高速エミュレーション・メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0480833A true JPH0480833A (ja) | 1992-03-13 |
Family
ID=16337087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195198A Pending JPH0480833A (ja) | 1990-07-24 | 1990-07-24 | 高速エミュレーション・メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0480833A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9350003B2 (en) | 2011-11-07 | 2016-05-24 | Aleees Eco Ark Co. Ltd. | Battery module with fixing and burglarproof functions |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0325980A (ja) * | 1989-06-15 | 1991-02-04 | Xerox Corp | 高電圧用薄膜トランジスタ |
-
1990
- 1990-07-24 JP JP2195198A patent/JPH0480833A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0325980A (ja) * | 1989-06-15 | 1991-02-04 | Xerox Corp | 高電圧用薄膜トランジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9350003B2 (en) | 2011-11-07 | 2016-05-24 | Aleees Eco Ark Co. Ltd. | Battery module with fixing and burglarproof functions |
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