JPH0480921A - 半導体製造方法 - Google Patents
半導体製造方法Info
- Publication number
- JPH0480921A JPH0480921A JP2195852A JP19585290A JPH0480921A JP H0480921 A JPH0480921 A JP H0480921A JP 2195852 A JP2195852 A JP 2195852A JP 19585290 A JP19585290 A JP 19585290A JP H0480921 A JPH0480921 A JP H0480921A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- silicon nitride
- etched
- nitride film
- dry
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体製造プロセス中、ドライエツチングを
用いるバターニング方法に関する。
用いるバターニング方法に関する。
現在、ドライエツチングでエツチングされる膜には、シ
リコン酸化Ｎｉ１（Ｓｉ０２）、窒化ケイ素膜（３ｉｘ
Ｎｙ）、多結晶シリコンＩｌｌ （Ｐ ｏ ｌ ｙＳｉ
）、アルミニウム（Ａ１）などがある。
リコン酸化Ｎｉ１（Ｓｉ０２）、窒化ケイ素膜（３ｉｘ
Ｎｙ）、多結晶シリコンＩｌｌ （Ｐ ｏ ｌ ｙＳｉ
）、アルミニウム（Ａ１）などがある。
第１図はシリコン酸化膜１上の窒化ケイ素膜２をパター
ニングする例を示すＩＣチップの要部の断面図である。
ニングする例を示すＩＣチップの要部の断面図である。
記号３はポジ型レジストを示す。
窒化ケイ素膜２上にポジ型レジスト３のバターニングを
行い（第１図（ａ））、窒化ケイ素膜２をドライエツチ
ングしく第１図（ｂ））、ポジ型レジスト３を剥離する
（第１図（Ｃ））、 このとき、 ドライエツチング
のローディング効果（密なパターンより粗なパターン部
の方がよりエツチングされる。）によりＩＣチップ内の
粗なパターンより密なパターン部のエツチング寸法は広
くなり（第１図（ｃ）のｌｅ＞１＋）、チップ内の寸法
バラツキを生ずる。
行い（第１図（ａ））、窒化ケイ素膜２をドライエツチ
ングしく第１図（ｂ））、ポジ型レジスト３を剥離する
（第１図（Ｃ））、 このとき、 ドライエツチング
のローディング効果（密なパターンより粗なパターン部
の方がよりエツチングされる。）によりＩＣチップ内の
粗なパターンより密なパターン部のエツチング寸法は広
くなり（第１図（ｃ）のｌｅ＞１＋）、チップ内の寸法
バラツキを生ずる。
しかしながら、上記寸法バラツキはＩＣチップ内の素子
能力や特性のバラツキを生み、そのバラツキがある範囲
を越すとＩＣチップの信頼性を落とすだけでなく、−チ
ップ全体の能力あるいは特性を律速する場合不良チップ
になる可能性がある。
能力や特性のバラツキを生み、そのバラツキがある範囲
を越すとＩＣチップの信頼性を落とすだけでなく、−チ
ップ全体の能力あるいは特性を律速する場合不良チップ
になる可能性がある。
特に微細化が進むにつれてこの傾向は大きくなる。
さて、このチップ内のエツチング寸法バラツキを抑える
方法として、チップ内の寸法バラツキを考慮したマスク
またはレチクルを使う方法が考えられる。しかしバラツ
キに合わせマスクまたはレチクル内の寸法をリニアに変
化させて作るのは回能である。又、粗なパターン部にダ
ミーパターンを隣接させ、密なパターンに変えてしまう
ことも考えられる。しかしマクロな粗密（例えばＩＣチ
ップの周辺部とセル内）の違いには対応出来ても、その
差が小さくなれば対応に限界が出て来る。又、ローディ
ング効果のないウェットエッチだけを使用する方法も考
えられるが、ドライエッチの特長である異方性エッチ（
エツチングの速度が方向により差がある。）が微細化の
進むＩＣ製造プロセスには不可欠であることからこの方
法も回能である。
方法として、チップ内の寸法バラツキを考慮したマスク
またはレチクルを使う方法が考えられる。しかしバラツ
キに合わせマスクまたはレチクル内の寸法をリニアに変
化させて作るのは回能である。又、粗なパターン部にダ
ミーパターンを隣接させ、密なパターンに変えてしまう
ことも考えられる。しかしマクロな粗密（例えばＩＣチ
ップの周辺部とセル内）の違いには対応出来ても、その
差が小さくなれば対応に限界が出て来る。又、ローディ
ング効果のないウェットエッチだけを使用する方法も考
えられるが、ドライエッチの特長である異方性エッチ（
エツチングの速度が方向により差がある。）が微細化の
進むＩＣ製造プロセスには不可欠であることからこの方
法も回能である。
そこで、本発明の目的は既存のマスク、レチクルを使用
してローディング効果のあるドライエツチングを行って
も、チップ内のエツチング１法バラツキをなくすことに
ある。
してローディング効果のあるドライエツチングを行って
も、チップ内のエツチング１法バラツキをなくすことに
ある。
このため本発明では、半導体製造プロセス中ドライエツ
チングを用いるパターニング工程において、予め所定の
厚さより厚く形成された被エツチング層上に通常と反対
にレジストのパターニングを行い、被エツチング層を所
定の厚さにエツチングし被エツチング層に溝部を形成し
、レジスト剥離後再度レジスト塗布しレジストの全面エ
ツチングによって前記被エツチング層溝部にのみレジス
トが残る状態にし、被エツチング層を完全にエツチング
することを特徴とする。
チングを用いるパターニング工程において、予め所定の
厚さより厚く形成された被エツチング層上に通常と反対
にレジストのパターニングを行い、被エツチング層を所
定の厚さにエツチングし被エツチング層に溝部を形成し
、レジスト剥離後再度レジスト塗布しレジストの全面エ
ツチングによって前記被エツチング層溝部にのみレジス
トが残る状態にし、被エツチング層を完全にエツチング
することを特徴とする。
本発明の上記の方法によれば、被エツチング層を２度エ
ツチングするが１度目と２度目とでエツチングされるパ
ターンが正反対であり、ローディング効果が１度目と２
度目とで相反し、打ち消すことになる。結果としてチッ
プ内のエツチング寸法バラツキが抑えられる。
ツチングするが１度目と２度目とでエツチングされるパ
ターンが正反対であり、ローディング効果が１度目と２
度目とで相反し、打ち消すことになる。結果としてチッ
プ内のエツチング寸法バラツキが抑えられる。
第２図は本発明の実施例における工程の流れを示すＩＣ
チップ内要部の断面図である。記号１はシリコン酸化膜
、２が窒化ケイ素膜、３はポジ型レジスト、４はネガ型
レジストを示す。
チップ内要部の断面図である。記号１はシリコン酸化膜
、２が窒化ケイ素膜、３はポジ型レジスト、４はネガ型
レジストを示す。
第２図の実施例では、１度目のエツチング（第２図（ｄ
））で全くエツチングされない部分（Ｌ１＋またはＬ−
１２に相当）は、パターンの粗の部分でローディング効
果により細く仕上る（Ｌ−ＩＩに対するＬ−１ａを示す
）が、この部分は２度目のエツチング（第２図（ｈ））
でエツチングされる部分（ｌｉに相当）に変わるためロ
ーディング効果により太く仕上る作用が働き、１度目の
ローディング効果を打ち消している。
））で全くエツチングされない部分（Ｌ１＋またはＬ−
１２に相当）は、パターンの粗の部分でローディング効
果により細く仕上る（Ｌ−ＩＩに対するＬ−１ａを示す
）が、この部分は２度目のエツチング（第２図（ｈ））
でエツチングされる部分（ｌｉに相当）に変わるためロ
ーディング効果により太く仕上る作用が働き、１度目の
ローディング効果を打ち消している。
ここでドライエツチングのローディング効果が結果的に
相殺されたため、チップ内のエツチング寸法バラツキは
抑えられる。またドライエツチングが基本的に異方性で
あることから微細なパターンでより効果を発揮し、マス
ク、レチクルも既存のもので行うことが出来る。
相殺されたため、チップ内のエツチング寸法バラツキは
抑えられる。またドライエツチングが基本的に異方性で
あることから微細なパターンでより効果を発揮し、マス
ク、レチクルも既存のもので行うことが出来る。
第２図（ａ）は、シリコン酸化膜１の表面にシラン（Ｓ
ｉＨａ）、アンモニア（ＮＨｓ）、水素（Ｈｅ）、９０
０℃以下のプラズマＣＶＤによる窒化ケイ素膜２を（従
来方法での膜厚を１５０ＯＡとすれば、その倍の）３０
００Ａ堆積させた図である。窒化ケイ素膜２上にネガ型
レジスト４を塗布、露光、現像してレジストパターンを
作る（第２図（ｂ））、 ここで感光部分が現像液に
不溶化するネガ型レジストを使用したのは、前述の従来
技術（第１図）で感光部分が現像液に可溶化するポジ型
レジストを使用例として挙げており、本発明の１回目の
レジストパターンは従来技術のレジストパターンと正反
対にしなければならないためである０次にプラズマ中、
フッ素（Ｆ）系のガスを用い窒化ケイ素膜２を１５００
人ドライエツチングする（第２図（Ｃ））、 ネガ型
レジスト４を剥離（第２図（ｄ） ） Ｌ、ポジ型レジ
スト３を塗布（この場合パターニングを行わないためネ
ガ型レジストでもよい）、次のドライエツチングで窒化
ケイ素膜２の溝部（第２図（ｄ）の１１又は１２部に相
当）に確実にポジ型レジスト３を残すことを目的として
いるため、塗布時ポジ型レジスト３の表面が平担化する
よう２０００〜３０００人位に厚く塗る（第２図（ｅ）
）、 プラズマ中、酸素（Ｏ２）及びフッ素（Ｆ）系
のガスを用い、ポジ型レジスト３の全面ドライエツチン
グを行い窒化ケイ素膜の溝部にのみポジ型レジストが残
る状態にする（第２図（ｆ））、 次にポジ型レジス
トがあまりエツチングされないよう［８（０２）／フッ
素（Ｆ）ガス比を小さくしてプラズマ中窒化ケイ素膜２
を完全にドライエツチングする（第２図（ｇ））、
ポジ型レジストを剥離し第２図（ｈ）に至りパターニン
グは完了する。
ｉＨａ）、アンモニア（ＮＨｓ）、水素（Ｈｅ）、９０
０℃以下のプラズマＣＶＤによる窒化ケイ素膜２を（従
来方法での膜厚を１５０ＯＡとすれば、その倍の）３０
００Ａ堆積させた図である。窒化ケイ素膜２上にネガ型
レジスト４を塗布、露光、現像してレジストパターンを
作る（第２図（ｂ））、 ここで感光部分が現像液に
不溶化するネガ型レジストを使用したのは、前述の従来
技術（第１図）で感光部分が現像液に可溶化するポジ型
レジストを使用例として挙げており、本発明の１回目の
レジストパターンは従来技術のレジストパターンと正反
対にしなければならないためである０次にプラズマ中、
フッ素（Ｆ）系のガスを用い窒化ケイ素膜２を１５００
人ドライエツチングする（第２図（Ｃ））、 ネガ型
レジスト４を剥離（第２図（ｄ） ） Ｌ、ポジ型レジ
スト３を塗布（この場合パターニングを行わないためネ
ガ型レジストでもよい）、次のドライエツチングで窒化
ケイ素膜２の溝部（第２図（ｄ）の１１又は１２部に相
当）に確実にポジ型レジスト３を残すことを目的として
いるため、塗布時ポジ型レジスト３の表面が平担化する
よう２０００〜３０００人位に厚く塗る（第２図（ｅ）
）、 プラズマ中、酸素（Ｏ２）及びフッ素（Ｆ）系
のガスを用い、ポジ型レジスト３の全面ドライエツチン
グを行い窒化ケイ素膜の溝部にのみポジ型レジストが残
る状態にする（第２図（ｆ））、 次にポジ型レジス
トがあまりエツチングされないよう［８（０２）／フッ
素（Ｆ）ガス比を小さくしてプラズマ中窒化ケイ素膜２
を完全にドライエツチングする（第２図（ｇ））、
ポジ型レジストを剥離し第２図（ｈ）に至りパターニン
グは完了する。
なお、本発明はパターンの粗密関係から発生するローデ
ィング効果のみならず、 ドライエツチング装置自体が
持つウェーハ面内のエツチングバラツキの抑止にも適用
できる。また膜の種類によらないため広く色々な被ドラ
イエツチング展に適用出来る。
ィング効果のみならず、 ドライエツチング装置自体が
持つウェーハ面内のエツチングバラツキの抑止にも適用
できる。また膜の種類によらないため広く色々な被ドラ
イエツチング展に適用出来る。
上述のように、本発明はドライエツチングが持つローデ
ィング効果を相殺するため、従来のマスク・レチクルに
てエツチング寸法バラツキを抑え、チップ内及びチップ
間の素子特性を均一にする効果を有する。
ィング効果を相殺するため、従来のマスク・レチクルに
てエツチング寸法バラツキを抑え、チップ内及びチップ
間の素子特性を均一にする効果を有する。
第１図（ａ）〜（ｃ）は、従来の半導体製造プロセス中
のドライエツチングを用いたパターニング工程の流れを
示すＩＣチップ内パターン部の断面図、第２図（ａ）〜
（ｈ）は、本発明の実施例を示すＩＣチップ内パターン
部の断面図。 １・・・シリコン酸化膜 ２・・・窒化ケイ１ｆ：Ｍ ３・・・ポジ型レジスト ４・・・ネガ型レジスト 以 上 窮１目國） ｚ トーー→ 占 姉１目（り 組 本、 メ］７２ め２昭（１） 褥２目（ｂ） 躬２図（Ｏ） 埴２回／ｄ）
のドライエツチングを用いたパターニング工程の流れを
示すＩＣチップ内パターン部の断面図、第２図（ａ）〜
（ｈ）は、本発明の実施例を示すＩＣチップ内パターン
部の断面図。 １・・・シリコン酸化膜 ２・・・窒化ケイ１ｆ：Ｍ ３・・・ポジ型レジスト ４・・・ネガ型レジスト 以 上 窮１目國） ｚ トーー→ 占 姉１目（り 組 本、 メ］７２ め２昭（１） 褥２目（ｂ） 躬２図（Ｏ） 埴２回／ｄ）
Claims (1)
- 予め所定の厚さより厚く形成された被エッチング層上
に通常と反対にレジストのパターニングを行い、被エッ
チング層を所定の厚さにエッチングし被エッチング層に
溝部を形成し、レジスト剥離後再度レジスト塗布しレジ
ストの全面エッチングによって前記被エッチング層溝部
にのみレジストが残る状態にし、被エッチング層を完全
にエッチングすることを特徴とする半導体製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195852A JPH0480921A (ja) | 1990-07-24 | 1990-07-24 | 半導体製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195852A JPH0480921A (ja) | 1990-07-24 | 1990-07-24 | 半導体製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0480921A true JPH0480921A (ja) | 1992-03-13 |
Family
ID=16348081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195852A Pending JPH0480921A (ja) | 1990-07-24 | 1990-07-24 | 半導体製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0480921A (ja) |
-
1990
- 1990-07-24 JP JP2195852A patent/JPH0480921A/ja active Pending
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