JPH0442925A - 半導体製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体製造プロセス中、ドライエツチングを
用いるパターニング方法に関する。

［従来の技術１ 視在、ドライエツチングを用いる被エツチング層として
、シリコン酸化膜（Ｓｉｎ、）、窒化ケイ素１１ｉ（Ｓ
ｉＭＮ、）、多結晶シリコン（ＰｏｌｙＳｉ）、アルミ
ニウム（Ａ１１などがあり、この様な材料をドライエツ
チングする方法として例えば第２図に示すやり方で行っ
ている６第２図はＩ　Ｃヂンブ内の要部断面図であり、
記号ｌはシリコン酸化膜、２は多結晶シリコン、３はポ
ジ型レジストを示す。

多結晶シリコンｌｌＮ２上にポジ型レジスト３のパター
ニングを行い（第２図（ａ））、多結晶シリコン１！２
をドライエツチングしく第２図（ｂ））、ポジ型レジス
ト３を剥離する（第２図（Ｃ））、このとき、ドライエ
ツチングのローディング効果（密なパターン部より粗な
パターン部の方がよりエツチングされる。）によりＩＣ
チップ内の粗なパターン部より密なパターン部でエッチ
ング寸法は広くなり（第２図（ｃ）の１．＞１．に相当
）チップ内に寸法バラツキを生ずる。

［発明が解決しようとする課題１ しかしながら、上記寸法バラツキはＩＣチップ内の素子
能力や特性のバラツキを生み、そのバラツキが甚だしい
場合ＩＣチップ自体が不良チップになる可能性がある。

微細化が進む程この問題は大きくなって来る。

さて、このチップ内の寸法バラツキを抑える方法として
、チップ内の寸法バラツキを考慮したマスクまたはレチ
クルを使う方法が考えられるが、マスクまたはレチクル
内の寸法をリニアに変化させることは困難であり、又そ
れに近いものが出来てもローディング効果を変化させる
要因、例えば被エツチング層の材質や膜厚が異なれば各
々に対するマスク、レチクルを用意しなければならない
、又、粗なパターン部にダミーパターンを隣接させ密に
見せ掛ける方法も考えられるが、ダミーを作れない範囲
もありチップ内を均一な密度でパターンを形成すること
は難しい。

そこで、本発明の目的はマスクまたはレチクル内の寸法
は従来通りのままで、ローディング効果のあるドライエ
ツチングを行ってもチップ内のエツチング寸法バラツキ
をなくするにある。

［課題を解決するための手段］ このため本発明では、半導体プロセス中ドライエツチン
グを用いるパターニング工程において、被エツチング層
上に被エツチング層と異なる種類の膜を極薄く形成し更
に前記薄膜上へ被エツチング層と同種の膜を形成させ、
前記被エツチング層と同種の膜上に通常と反対にレジス
トのパターニングを行い前記被エツチング層と同種の膜
及び前記薄膜をドライエツチングしエツチング溝部を形
成し、レジスト剥離後再度レジストを塗布しレジストの
全面エッチにより前記エツチング溝部にのみレジストが
残る状態とし、被エツチング層を所定のパターン通りド
ライエツチングすることを特徴とする。

〔作　用〕

本発明の上記の方法によれば、被エツチング層のパター
ニングを２回のドライエツチングで形成しており、エツ
チングされるパターンが１度目と２度目とでは正反対に
なっているため、結果的にローディング効果が相殺され
チップ内のエツチング寸法バラツキを抑えることが出来
る。

〔実　施　例］ 第１図は本発明の実施例であり、ＩＣチップ内の要部断
面図で工程の流れを示した。記号１はシリコン酸化膜、
２は多結晶シリコン、３はポジ型レジスト、４はリンを
含むシリコン酸化膜を示す。

第１図の実施例では、１度目のエツチング（第１図（ｄ
））で全くエツチングされない部分（Ｌ−１＋又はＬ−
１□に相当）は、パターンの粗の部分でローディング効
果により細く仕上る（Ｌ−１、に対するＬ−１，を示す
）が、この部分は２度目のエツチング（第１図（ｈ））
でエツチングされる部分（１，に相当）に変わるためロ
ーディング効果により太く仕上る作用が働き、１度目の
ローディング効果を打ち消している。

ここでドライエツチングのローディング効果が結果的に
相殺されたため、チップ内のエツチング寸法バラツキは
抑えられる。またドライエツチングが基本的に異方性で
あることから微細なパターンでより効果を発揮する。

また同質の被エツチング層間に異質な極薄膜を形成させ
ている為、１度目のドライエツチングのエンドポイント
管理が簡単に出来、最終的に形成される被エツチング層
のパターニングにおいて被エツチング層の厚さは精度良
く規格値に合わせ込める。

第１図（ａ）は、シリコン酸化膜１上に６００℃以上で
モノシラン（ＳｉＨ，）の熱分解によって多結晶シリコ
ン層２を５１００Ａ堆積させ、オキシ塩化リン（ＰＯＣ
ｌ、）でリンを多結晶シリコン層２中に９００℃程で熱
拡散し多結晶シリコン層２の抵抗をｌＯΩ／口位にした
ときの図である。このとき多結晶シリコン層２の厚さは
５０００Ａになり表面にはリン拡散時に形成されたリン
を含むシリコン酸化１１４がある。

次に、リンを含むシリコン酸化膜上に再度６０°Ｃ以上
でモノシラン（Ｓ　ｉ　Ｈ４）の熱分解によって多結晶
層２を５０００人堆積させ、ポジ型し・シスト３を塗布
後通常と反対のパターニングが描かれたレチクルを用い
露光、規像する（第１図（ｂ））。

プラズマ中、フッ素（Ｆ）系ガスを用い上層側の多結晶
シリコン２をドライエツチングする（第１図（Ｃ））。

このときのエツチングのエンドポイントは、エツチング
装置内のガス種が急激に変仕する、屯すなわちリンを含
むシリコン酸化膜をエツチングし始める時であり正確か
つ簡単である。

ノンを含むシリコン酸化膜４をフッＩＩ（ＨＦ）系水溶
液中でエツチングし、ポジ型レジスト３を硫酸系溶液中
で剥離した図が第１図（ｄ）である。

ポジ型レジストを２００００Ａ位に厚く塗りレジストの
表面を確実に平炉にする（第１図（ｅ））、この時のレ
ジストは露光を行わないためネガ型レジストでもよい、 プラズマ中、フッ素（Ｆ）及び酸素（０）を含むガス中
でポジ型しジス１−３の全面ドライエツチングを行い、
上層側の多結晶シリコン層の溝部にのみレジス１−が残
る状態にする（第１図（ｆ））。

プラズマ中、フッｇ（Ｆ）系ガスを用い上層側の多結晶
シリコン２、中間の２００Ａのリンを含むシリコン酸化
膜４、下層側の多結晶シリコン２を一気にドライエツチ
ングする（第１図（ｇ））。

ポジ型しジスｌ−３を剥離し、第１図（ｈ）に至り、バ
ターニングは完了する。

尚、本発明はパターンの粗密間係がら生ずるローディン
グ効果の相殺のみならず、ドライエツチング装置自体の
持つウェーハ面内のエツチングバラツキの抑止にも応用
が出来る、また、膜の種類によらないため広く色々な被
ドライエツチング膜に適用出来る。

［発明の効果１ 上述のように１本発明はドライエツチングが持つローデ
ィング効果を相殺するため、エツチング寸法バラツキを
抑えＩＣチップ内及びチップ間の素子特性を均一にする
効果を有する。

【図面の簡単な説明】

第１図（ａ）〜（ｈ　）は、本発明の実施例を示ＴＩＣ
チップ内要部断面図。第２図（ａ　）　−（ｃ）は、従
来方法を示すＩＣチップ内の要部断面図。 ｌ・・　シリコン酸化膜 ２・・・多結晶シリコン ３・・・ポジ型レジスト ４・・・リンを含むシリコン酸化膜 以上 担 諺１回（α） 定ｔｉｌ（、！Ｊ−少 そ１回（ｃ） 出願人　セイコーエプソン株式会社 代理人　弁理士　鈴　木　喜三部（他１名）諺ｆ図（ｄ
） 誌１＠Ｃｅ） 育１品（＋） 輩１図（り 払 蛮 第し］込（０−２ １２口（１＞

Claims (1)

【特許請求の範囲】
1. 　被エッチング層上に被エッチング層と異なる種類の膜
   を極薄く形成し更に前記薄膜上へ被エッチング層と同種
   の膜を形成させ、前記被エッチング層と同種の膜上に通
   常と反対にレジストのパターニングを行い前記被エッチ
   ング層と同種の膜及び前記薄膜をドライエッチングしエ
   ッチング溝部を形成し、レジスト剥離後再度レジストを
   塗布しレジストの全面エッチにより前記エッチング溝部
   にのみレジストが残る状態とし、被エッチング層を所定
   のパターン通りドライエッチングすることを特徴とする
   半導体製造方法。