JPH0480971A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0480971A JPH0480971A JP2195858A JP19585890A JPH0480971A JP H0480971 A JPH0480971 A JP H0480971A JP 2195858 A JP2195858 A JP 2195858A JP 19585890 A JP19585890 A JP 19585890A JP H0480971 A JPH0480971 A JP H0480971A
- Authority
- JP
- Japan
- Prior art keywords
- titanium
- ferroelectric
- semiconductor device
- substrate
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 21
- 229910052719 titanium Inorganic materials 0.000 claims description 21
- 239000010936 titanium Substances 0.000 claims description 21
- 238000009792 diffusion process Methods 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 18
- 239000010409 thin film Substances 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 35
- 239000010408 film Substances 0.000 description 18
- 239000011229 interlayer Substances 0.000 description 7
- 229910021341 titanium silicide Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229930194542 Keto Natural products 0.000 description 1
- 229910003781 PbTiO3 Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 125000000468 ketone group Chemical group 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶素子、より詳しくは電気的に分極可
能な強誘電性の層を基質とする不揮発性半導体装置の製
造方法に関する。
能な強誘電性の層を基質とする不揮発性半導体装置の製
造方法に関する。
電気的に分極可能な層に基つく記憶装置が５０年代の初
期以来開発されている。
期以来開発されている。
情報は上下の側の対応する電極に対して（通常の半導体
記憶装置の場合には行及び列番地に対応して）電圧を与
え、それによってこれらの電極の交点の領域を分極させ
ることによって記憶させることができた。また読み出し
過程は例えば特定のメモリ領域の圧電あるいは焦電的な
活性化によりまたは破壊的な読み出しによって行うこと
か出来る。さらに強誘電体の有する残留分極によって情
報は外部電源を供給する二となく永久に保持することが
可能である。しかしなから周辺装置すなわち情報の書き
込み及び読み出しのために必要な電子制御装置が比較的
複雑であり大きなアクセス時間を要することが判明した
。従って７０年代の終わりにおいては強誘電性記憶素子
を制御モジュールに対して直接にまたはこれと共に集積
化することが提案された。（Ｒ，Ｃ，タック、米国特許
第４１４９３０−２号（１９７９） ）。
記憶装置の場合には行及び列番地に対応して）電圧を与
え、それによってこれらの電極の交点の領域を分極させ
ることによって記憶させることができた。また読み出し
過程は例えば特定のメモリ領域の圧電あるいは焦電的な
活性化によりまたは破壊的な読み出しによって行うこと
か出来る。さらに強誘電体の有する残留分極によって情
報は外部電源を供給する二となく永久に保持することが
可能である。しかしなから周辺装置すなわち情報の書き
込み及び読み出しのために必要な電子制御装置が比較的
複雑であり大きなアクセス時間を要することが判明した
。従って７０年代の終わりにおいては強誘電性記憶素子
を制御モジュールに対して直接にまたはこれと共に集積
化することが提案された。（Ｒ，Ｃ，タック、米国特許
第４１４９３０−２号（１９７９） ）。
最近では、第６図のようなＭＩＳ型半導体装置に積層し
た構造の記憶装置カ月ＥＤＭ’ ８７ｐｐ。
た構造の記憶装置カ月ＥＤＭ’ ８７ｐｐ。
８５０−８５１に提案されている。第６図において、７
０】はＰ型シリコン基板、７０２は素子分離用のＬＯＧ
Ｏ３酸化膜、７０３．７０４はそれぞれソース、トレイ
ンとなるＮ型拡散層である。
０】はＰ型シリコン基板、７０２は素子分離用のＬＯＧ
Ｏ３酸化膜、７０３．７０４はそれぞれソース、トレイ
ンとなるＮ型拡散層である。
７０５はゲート電極であり、７０６は層間絶縁膜である
。７０８が強誘電体膜であり、下部電極７０７と上部電
極７０９により挾まれ、キャパシタを構成している。
。７０８が強誘電体膜であり、下部電極７０７と上部電
極７０９により挾まれ、キャパシタを構成している。
このようにＭＯ８型半導体装置の上部に積層した構造で
は、強誘電体の電極と半導体基板上のソース、ドレイン
となる高濃度拡散層との接続をするための配線を行なう
必要かあるため、素子面積が増大するという課題を有す
る。
は、強誘電体の電極と半導体基板上のソース、ドレイン
となる高濃度拡散層との接続をするための配線を行なう
必要かあるため、素子面積が増大するという課題を有す
る。
本発明の「】的はかかる課題を解決するためのもので、
方形のヒステリンス曲線等を考慮し極めて高品質な強誘
電特性の容量素子を持ち、低コストで集積度の高い半導
体装置の製造方法を提供することにある。
方形のヒステリンス曲線等を考慮し極めて高品質な強誘
電特性の容量素子を持ち、低コストで集積度の高い半導
体装置の製造方法を提供することにある。
本発明における強誘電性の層を基質とする容量素子が形
成された半導体装置の製造方法においては、半導体基板
の高濃度拡散層と、前記強誘電性の層を挟むように形成
された電極のうちいずれか一方の電極とを接続する接続
孔を形成する工程と、前記接続孔の前記高濃度拡散層表
面にチタン薄膜を形成する工程と、 前記チタンを熱処理によりケイ化する工程と、前記ケイ
化したチタンを残すようにケイ化していないチタンを除
去する工程と、 前記強誘電性の層を基質とする容量素子の電極を形成す
る工程、 を含むことを特徴とする。
成された半導体装置の製造方法においては、半導体基板
の高濃度拡散層と、前記強誘電性の層を挟むように形成
された電極のうちいずれか一方の電極とを接続する接続
孔を形成する工程と、前記接続孔の前記高濃度拡散層表
面にチタン薄膜を形成する工程と、 前記チタンを熱処理によりケイ化する工程と、前記ケイ
化したチタンを残すようにケイ化していないチタンを除
去する工程と、 前記強誘電性の層を基質とする容量素子の電極を形成す
る工程、 を含むことを特徴とする。
以下本発明を添付の図面並びに具体例を参照してさらに
詳細に説明する。
詳細に説明する。
第６図に電気的に分極可能な強誘電性の層を基質とする
半導体記憶装置のメモリセル回路の一例を示す。６０］
はＭＯＳ）ランジスタであり６０２が本発明の強誘電性
層にかかる容量素子である。
半導体記憶装置のメモリセル回路の一例を示す。６０］
はＭＯＳ）ランジスタであり６０２が本発明の強誘電性
層にかかる容量素子である。
６０３及び６０４はそれぞれワードライン及びビットラ
インである。ここではこのメモリセルについて実際の構
造と製造方法について説明する。
インである。ここではこのメモリセルについて実際の構
造と製造方法について説明する。
第１図に第６図に示したメモリセル回路の主要断面図を
示す。１０１は例えばＰ型Ｓｉ表面である。１０２は例
えばイオン注入法によって形成するＮ型の高濃度不純物
拡散層でありＭＯＳトランジスタのソース及びトレイン
となる。１０３はＭＯＳ）ランジスタのゲート酸化膜で
あり、例えばシリコン基板の熱酸化によって形成する。
示す。１０１は例えばＰ型Ｓｉ表面である。１０２は例
えばイオン注入法によって形成するＮ型の高濃度不純物
拡散層でありＭＯＳトランジスタのソース及びトレイン
となる。１０３はＭＯＳ）ランジスタのゲート酸化膜で
あり、例えばシリコン基板の熱酸化によって形成する。
１０４は素子分離のためのＬＯＧＯ５酸化膜である。１
０５はゲート電極であり例えばＮ型のポリシリコンによ
って形成する。１０６．１１１は層間絶縁膜であり例え
は化学的気相成長法を用いて５１０２を形成する。１０
８は本発明にかかる強誘電性層である。この強誘電性層
は本発明の通りその材料はＰｂＴｉＯ３か、ＰＺＴ、あ
るいはＰＬＺＴであり、その化学量論的組成に対して鉛
成分を適当量過剰に補償されたターゲットをもちいてス
パッタリング法によって１０７にしめす、容量素子をは
さむ一方の電極（以下、下部電極と称す。）上に形成す
る。下部電極１０７の材料としては例えば白金が用いら
れ、例えばスパッタリングによりて形成する。
０５はゲート電極であり例えばＮ型のポリシリコンによ
って形成する。１０６．１１１は層間絶縁膜であり例え
は化学的気相成長法を用いて５１０２を形成する。１０
８は本発明にかかる強誘電性層である。この強誘電性層
は本発明の通りその材料はＰｂＴｉＯ３か、ＰＺＴ、あ
るいはＰＬＺＴであり、その化学量論的組成に対して鉛
成分を適当量過剰に補償されたターゲットをもちいてス
パッタリング法によって１０７にしめす、容量素子をは
さむ一方の電極（以下、下部電極と称す。）上に形成す
る。下部電極１０７の材料としては例えば白金が用いら
れ、例えばスパッタリングによりて形成する。
１１０は容量素子の下部電極に対するもう一方の電極（
以下、上部電極と称す。）であり例えばアルミニュウム
をスパッタリングによって形成する。本実施例において
はアルミニュウム層は上部電極としての役割と同時にビ
ットラインとしての役割をも持たせているがこれを分離
して、異なる材料や層で形成しても良いことは言うまで
もない。
以下、上部電極と称す。）であり例えばアルミニュウム
をスパッタリングによって形成する。本実施例において
はアルミニュウム層は上部電極としての役割と同時にビ
ットラインとしての役割をも持たせているがこれを分離
して、異なる材料や層で形成しても良いことは言うまで
もない。
第１図のような構造とすることにより、容量素子の下部
電極がケイ化チタン薄膜を介して直接高濃度拡散層上に
形成されているため配線面積が小さくなり結果として素
子面積か小さく高集積化が可能となる。
電極がケイ化チタン薄膜を介して直接高濃度拡散層上に
形成されているため配線面積が小さくなり結果として素
子面積か小さく高集積化が可能となる。
１０９は本発明の製造方法により形成したケイ化チタン
薄膜であり、その好適な実施例を工程を追って説明する
。
薄膜であり、その好適な実施例を工程を追って説明する
。
（ａ）ます、第２図に示すように、容量素子の下部電極
を形成する領域における高濃度拡散層１０２上の層間絶
縁膜の５ｉ０２．１０６及びケト酸化膜］０３、に接続
孔を設ける。この接続孔の直径は例えば５μｍであり、
５ｉ０２の厚さは２０００人である。こうした接続孔は
例えば層間絶縁膜上にフォトリソ技術によりレジストの
パタニングを行い、例えばフッ酸の水溶液でエツチング
を行うことにより形成する。
を形成する領域における高濃度拡散層１０２上の層間絶
縁膜の５ｉ０２．１０６及びケト酸化膜］０３、に接続
孔を設ける。この接続孔の直径は例えば５μｍであり、
５ｉ０２の厚さは２０００人である。こうした接続孔は
例えば層間絶縁膜上にフォトリソ技術によりレジストの
パタニングを行い、例えばフッ酸の水溶液でエツチング
を行うことにより形成する。
（ｂ）次に第３図では基板上に例えばスパッタリングに
よりチタン薄膜３０１を例えば５００Ａ形成する。次に
、ラビッドサーマルアニール法により８００℃、３０秒
の熱処理を行う。すると接続孔の高濃度拡散層のシリコ
ンと接触するチタン薄膜のみかケイ化チタン１０９を形
成する。
よりチタン薄膜３０１を例えば５００Ａ形成する。次に
、ラビッドサーマルアニール法により８００℃、３０秒
の熱処理を行う。すると接続孔の高濃度拡散層のシリコ
ンと接触するチタン薄膜のみかケイ化チタン１０９を形
成する。
（Ｃ）次に基板を過酸化水素水及びアンモニアを含む水
溶液中で処理すると第４図のように前記熱処理でケイ化
しないチタン３０］のみが選択的に除去され高濃度拡散
層上のケイ化チタン１０９のみか残る。
溶液中で処理すると第４図のように前記熱処理でケイ化
しないチタン３０］のみが選択的に除去され高濃度拡散
層上のケイ化チタン１０９のみか残る。
（ｄ）次に第５図のように下部電極となる白金１０７を
例えばスパッタリングにより１００ＯＡ、つついて強誘
電層となるＰＺＴ１０８を例えばスパッタリングにより
２０００人形成してこの二つの層を同時にパターニング
することにより容量素子を形成していく。そして最終的
に第１図に示す構造を形成して行く。
例えばスパッタリングにより１００ＯＡ、つついて強誘
電層となるＰＺＴ１０８を例えばスパッタリングにより
２０００人形成してこの二つの層を同時にパターニング
することにより容量素子を形成していく。そして最終的
に第１図に示す構造を形成して行く。
さて、強誘電体膜の誘電特性を向上させるためには強誘
電体薄膜の形成後、酸素を含む雰囲気中て熱処理を行な
う必要がある。
電体薄膜の形成後、酸素を含む雰囲気中て熱処理を行な
う必要がある。
第１図において１０９のケイ化チタン薄膜が無い場合に
は強誘電体薄膜の形成後、酸素を含む雰囲気中て熱処理
を行なうと高濃度拡散層１０２の表面には酸化膜か形成
され、下部電極］０７と高濃度拡散層］０２との接触抵
抗が増大した。また、第４図のようにケイ化しないチタ
ンの除去を行わない場合にも、下部電極１０７と高濃度
拡散層１０２との接触抵抗が増大した。これは、チタン
のケイ化はチタンと高濃度拡散層の界面から始まりチタ
ンの表面近傍ではシリコンの拡散が充分になされず未反
応のチタンが残る。この未反応のチタンが強誘電体薄膜
の形成後の酸素を含む雰囲気中での熱処理時に酸化する
からである。
は強誘電体薄膜の形成後、酸素を含む雰囲気中て熱処理
を行なうと高濃度拡散層１０２の表面には酸化膜か形成
され、下部電極］０７と高濃度拡散層］０２との接触抵
抗が増大した。また、第４図のようにケイ化しないチタ
ンの除去を行わない場合にも、下部電極１０７と高濃度
拡散層１０２との接触抵抗が増大した。これは、チタン
のケイ化はチタンと高濃度拡散層の界面から始まりチタ
ンの表面近傍ではシリコンの拡散が充分になされず未反
応のチタンが残る。この未反応のチタンが強誘電体薄膜
の形成後の酸素を含む雰囲気中での熱処理時に酸化する
からである。
これに対して下部電極１０７と高濃度拡散層１０２との
間に１０９のケイ化チタンを形成し、選択的エツチング
により未反応のチタンを除去した場合には酸素を含む雰
囲気で熱処理しても接触抵抗は増大しなかった。また、
高濃度拡散層のシト抵抗はケイ化チタンをその表面に形
成することにより、約］／］０はどに低下する事は周知
の事実であり、素子性能の向上に寄与していることは言
うまでもない。
間に１０９のケイ化チタンを形成し、選択的エツチング
により未反応のチタンを除去した場合には酸素を含む雰
囲気で熱処理しても接触抵抗は増大しなかった。また、
高濃度拡散層のシト抵抗はケイ化チタンをその表面に形
成することにより、約］／］０はどに低下する事は周知
の事実であり、素子性能の向上に寄与していることは言
うまでもない。
以上述べたように本発明によれば、
強調ＩＥ性層に対してスイッチング速度、方形のヒステ
リシス曲線等を考慮し極めて優れた強誘電特性を与える
ために６００℃程度の熱処理を施すことが可能となり、
また、集積度の高い不揮発性半導体装置を製作すること
が可能となる。
リシス曲線等を考慮し極めて優れた強誘電特性を与える
ために６００℃程度の熱処理を施すことが可能となり、
また、集積度の高い不揮発性半導体装置を製作すること
が可能となる。
第１図は本発明の電気的に分極可能な強誘電性の層を基
質とする半導体装置の主要断面図を示す。 第２図〜第５図は本発明の電気的に分極可能な強誘電性
の層を基質とする半導体装置の容量素子の製造工程の主
要断面図。 第６図は本発明の強誘電体メモリのメモリセル回路の一
例を示す図。 第７図は従来の電気的に分極可能な強誘電性の層を基質
とする半導体装置の主要断面図。 １０］・・・・・Ｐ型シリコン基板 １０２・・・・・高濃度不純物拡散層 １０３・・・・・ケート酸化膜 １０４・・・・・ＬＯＣＯ３酸化膜 ］０５・・・・・ゲート電極 １０６・・・・・層間絶縁膜 １０７・・・・・下部電極 １０８・・・・・強誘電性層 １０９・・・・・ケイ化チタン １１０・・・・・アルミニウム上部電極と配線１１１・
・・・・層間絶縁膜 ３０１・・・・・チタン薄膜 ６０１・・・・・ＭＯＳトランジスタ ６０２・・・・・強誘電性を基質とする容量素子 ６０３・・・・・ワード線 ６０４・・・・・ビット線 ７０１・・・・・Ｐ型シリコン基板 ７０２・・・・・ＬＯＣＯ３酸化膜 ７０３．７０４・Ｎ型拡散層 ７０５・・・・・ゲート電極 ７０６・・・・・層間絶縁膜 ７０７・・・・・容量素子の下部電極 ７０８・ ・ ・強誘電体膜 ７０９ ・ ・ ・容量素子の上部電極 以 上
質とする半導体装置の主要断面図を示す。 第２図〜第５図は本発明の電気的に分極可能な強誘電性
の層を基質とする半導体装置の容量素子の製造工程の主
要断面図。 第６図は本発明の強誘電体メモリのメモリセル回路の一
例を示す図。 第７図は従来の電気的に分極可能な強誘電性の層を基質
とする半導体装置の主要断面図。 １０］・・・・・Ｐ型シリコン基板 １０２・・・・・高濃度不純物拡散層 １０３・・・・・ケート酸化膜 １０４・・・・・ＬＯＣＯ３酸化膜 ］０５・・・・・ゲート電極 １０６・・・・・層間絶縁膜 １０７・・・・・下部電極 １０８・・・・・強誘電性層 １０９・・・・・ケイ化チタン １１０・・・・・アルミニウム上部電極と配線１１１・
・・・・層間絶縁膜 ３０１・・・・・チタン薄膜 ６０１・・・・・ＭＯＳトランジスタ ６０２・・・・・強誘電性を基質とする容量素子 ６０３・・・・・ワード線 ６０４・・・・・ビット線 ７０１・・・・・Ｐ型シリコン基板 ７０２・・・・・ＬＯＣＯ３酸化膜 ７０３．７０４・Ｎ型拡散層 ７０５・・・・・ゲート電極 ７０６・・・・・層間絶縁膜 ７０７・・・・・容量素子の下部電極 ７０８・ ・ ・強誘電体膜 ７０９ ・ ・ ・容量素子の上部電極 以 上
Claims (1)
- 【特許請求の範囲】 強誘電性の層を基質とする容量素子が形成された半導体
装置において、 半導体基板の高濃度拡散層と、前記強誘電性の層を挟む
ように形成された電極のうちいずれか一方の電極とを接
続する接続孔を形成する工程と、前記接続孔の前記高濃
度拡散層表面にチタン薄膜を形成する工程と、 前記チタンを熱処理によりケイ化する工程と、前記ケイ
化したチタンを残すようにケイ化していないチタンを除
去する工程と、 前記強誘電性の層を基質とする容量素子の電極を形成す
る工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195858A JPH0480971A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
| PCT/JP1991/000988 WO1992002046A1 (fr) | 1990-07-24 | 1991-07-24 | Procede de fabrication d'un dispositif a semi-conducteurs |
| EP91913101A EP0510198A1 (en) | 1990-07-24 | 1991-07-24 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195858A JPH0480971A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0480971A true JPH0480971A (ja) | 1992-03-13 |
Family
ID=16348167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195858A Pending JPH0480971A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0510198A1 (ja) |
| JP (1) | JPH0480971A (ja) |
| WO (1) | WO1992002046A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274388B1 (en) | 1997-06-09 | 2001-08-14 | Telcordia Technologies, Inc. | Annealing of a crystalline perovskite ferroelectric cell |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0216770A (ja) * | 1988-07-05 | 1990-01-19 | Fujitsu Ltd | 半導体装置 |
| JPH0738412B2 (ja) * | 1988-09-20 | 1995-04-26 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH0294559A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH02232973A (ja) * | 1989-03-07 | 1990-09-14 | Seiko Epson Corp | 半導体装置 |
-
1990
- 1990-07-24 JP JP2195858A patent/JPH0480971A/ja active Pending
-
1991
- 1991-07-24 EP EP91913101A patent/EP0510198A1/en not_active Withdrawn
- 1991-07-24 WO PCT/JP1991/000988 patent/WO1992002046A1/ja not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274388B1 (en) | 1997-06-09 | 2001-08-14 | Telcordia Technologies, Inc. | Annealing of a crystalline perovskite ferroelectric cell |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1992002046A1 (fr) | 1992-02-06 |
| EP0510198A1 (en) | 1992-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2723386B2 (ja) | 不揮発性ランダムアクセスメモリ | |
| KR100406536B1 (ko) | 산소확산방지막으로서 알루미늄 산화막을 구비하는강유전체 메모리 소자 및 그 제조 방법 | |
| JP4904671B2 (ja) | 半導体装置、その製造方法及び電子機器 | |
| JPWO1992006498A1 (ja) | 半導体装置 | |
| US5990513A (en) | Yield enhancement technique for integrated circuit processing to reduce effects of undesired dielectric moisture retention and subsequent hydrogen out-diffusion | |
| JP3931445B2 (ja) | 半導体装置の製造方法 | |
| JP2004296681A (ja) | 強誘電体膜、強誘電体膜の製造方法、強誘電体キャパシタおよび強誘電体キャパシタの製造方法ならびに強誘電体メモリ | |
| JP3160324B2 (ja) | 半導体記憶素子 | |
| KR100410716B1 (ko) | 캐패시터의 하부전극을 스토리지노드와 연결할 수 있는강유전체 메모리 소자 및 그 제조 방법 | |
| JPH0480971A (ja) | 半導体装置の製造方法 | |
| JPH0480959A (ja) | 半導体装置 | |
| JPH0482265A (ja) | 半導体装置の製造方法 | |
| JPH0499057A (ja) | 半導体装置とその製造方法 | |
| JP3160325B2 (ja) | 半導体記憶素子 | |
| JP4459335B2 (ja) | 強誘電体トランジスタ型不揮発性記憶素子とその製造方法 | |
| JPH05190797A (ja) | 半導体記憶装置 | |
| JP3194287B2 (ja) | 半導体記憶装置 | |
| JPH11177038A (ja) | Ｍｆｍｉｓ型強誘電体記憶素子とその製造方法 | |
| JP2002329843A (ja) | 強誘電体トランジスタ型不揮発性記憶素子とその製造方法 | |
| KR20010109615A (ko) | 반도체 소자의 강유전체 캐패시터 | |
| JPH05110110A (ja) | 半導体記憶装置 | |
| JP2918098B2 (ja) | 半導体不揮発性メモリ | |
| JP3387850B2 (ja) | 半導体装置の製造方法 | |
| JPH0479266A (ja) | 半導体装置の製造方法 | |
| JP3270020B2 (ja) | 半導体装置 |