JPH0480959A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0480959A JPH0480959A JP2195856A JP19585690A JPH0480959A JP H0480959 A JPH0480959 A JP H0480959A JP 2195856 A JP2195856 A JP 2195856A JP 19585690 A JP19585690 A JP 19585690A JP H0480959 A JPH0480959 A JP H0480959A
- Authority
- JP
- Japan
- Prior art keywords
- ferroelectric
- semiconductor device
- layer
- substrate
- ferroelectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶素子、より詳しくは電気的に分極可
能な強誘電性の層を基質とする不揮発性半導体装置に関
する。
能な強誘電性の層を基質とする不揮発性半導体装置に関
する。
電気的に分極可能な層に基づ（記憶装置が５０年代の初
期以来開発されている。
期以来開発されている。
情報は上下の側の対応する電極に対して（通常の半導体
装置の場合には行及び列番地に対応して）電圧を与え、
それによってこれらの電極の交点の領域を分極させるこ
とによって記憶させることができた。また読み出し過程
は例えば特定のメモリ領域の圧電あるいは焦電的な活性
化によりまたは破壊的な読み出しによって行うことが出
来る。
装置の場合には行及び列番地に対応して）電圧を与え、
それによってこれらの電極の交点の領域を分極させるこ
とによって記憶させることができた。また読み出し過程
は例えば特定のメモリ領域の圧電あるいは焦電的な活性
化によりまたは破壊的な読み出しによって行うことが出
来る。
さらに強誘電体の有する残留分極によって情報は外部電
源を供給すうことな（永久に保持することが可能である
。しかしながら周辺装置すなわち情報の書き込み及び読
み出しのために必要な電子制御装置が比較的複雑であり
大きなアク−セス時間を要することが判明した。従って
７０年代の終りにおいては強誘電性記憶素子を制御モジ
エールに対して直接にまたはこれと共に集積化すること
が提案された。（Ｒ，Ｃ！、タック、米国特許第４１４
９５０２号（１９７９）） 最近では、第２図のようなＭｌＳ型半導体装置に積層し
た構造の記憶装置が工ＥＤＭ・８７ ｐｐ。
源を供給すうことな（永久に保持することが可能である
。しかしながら周辺装置すなわち情報の書き込み及び読
み出しのために必要な電子制御装置が比較的複雑であり
大きなアク−セス時間を要することが判明した。従って
７０年代の終りにおいては強誘電性記憶素子を制御モジ
エールに対して直接にまたはこれと共に集積化すること
が提案された。（Ｒ，Ｃ！、タック、米国特許第４１４
９５０２号（１９７９）） 最近では、第２図のようなＭｌＳ型半導体装置に積層し
た構造の記憶装置が工ＥＤＭ・８７ ｐｐ。
８５０−８５１に提案されている。第２図にお（・て、
２０１はＰ型シリコン基板、２０２は素子分離用のＬ０
００Ｓ酸化膜、２０５，２０４はそれぞれソース、ドレ
インとなるＮ型拡散層である。
２０１はＰ型シリコン基板、２０２は素子分離用のＬ０
００Ｓ酸化膜、２０５，２０４はそれぞれソース、ドレ
インとなるＮ型拡散層である。
２０５はゲート電極であり、２０６は眉間絶縁膜である
。２０８が強誘電体膜であり、下部電極２０７と上部電
極２０９により挾まれ、キャパシタを構成している。
。２０８が強誘電体膜であり、下部電極２０７と上部電
極２０９により挾まれ、キャパシタを構成している。
このようにＭＯＳ型半導体装置の上部に積層した構造で
は、強誘電体の電極と半導体基板上のソース、ドレイン
となる高濃度拡散層との接続をするための配線を行なう
必要があるため、素子面積が増大するという課題を有す
る。
は、強誘電体の電極と半導体基板上のソース、ドレイン
となる高濃度拡散層との接続をするための配線を行なう
必要があるため、素子面積が増大するという課題を有す
る。
本発明の目的はかかる課題を解決するためのもので、方
形のヒステリシス曲線等を考慮し極めて高品質な強誘電
特性の容量素子を持ち、低コストで集積度の高い半導体
装置を提供することにある。
形のヒステリシス曲線等を考慮し極めて高品質な強誘電
特性の容量素子を持ち、低コストで集積度の高い半導体
装置を提供することにある。
〔課題を解決するための手段〕
本発明における強誘電性の層を基質とする容量素子が形
成された半導体装置は、強誘電性の層を挾むように形成
された電極のうちいずれが一方の電極がケイ化チタン膜
を介し、前記半導体基板上に形成された高濃度拡散層に
接続されていることを特徴とする。
成された半導体装置は、強誘電性の層を挾むように形成
された電極のうちいずれが一方の電極がケイ化チタン膜
を介し、前記半導体基板上に形成された高濃度拡散層に
接続されていることを特徴とする。
以下本発明を添付の図面並びに具体例を参照してさらに
詳細に説明する。
詳細に説明する。
第３図に電気的に分極可能な強誘電性の層を基質とする
半導体記憶装置のメモリセル回路の一例を示す。５０１
はＭＯＳ）ランジスタであり５゜２が禾発明の強誘電性
層にががる容量素子である３ｆ１３及び５０４はそれぞ
れワードライン及びピットラインである。ここではこの
メモリセルについて実際の構造と製造方法について説明
する。
半導体記憶装置のメモリセル回路の一例を示す。５０１
はＭＯＳ）ランジスタであり５゜２が禾発明の強誘電性
層にががる容量素子である３ｆ１３及び５０４はそれぞ
れワードライン及びピットラインである。ここではこの
メモリセルについて実際の構造と製造方法について説明
する。
第１図に第３図に示したメモリセル回路の主要断面図を
示す。１０１は例えばＰ型ｓ１表面である。１０２は例
えばイオン注入法によって形成するＮ型の高濃度不純物
拡散層でありＭＯＳ）ランジスタのソース及びドレイン
となる。１０５はＭＯＳ）ランジスタのゲート酸化膜で
あり、例えばシリコン基板の熱酸化によって形成する。
示す。１０１は例えばＰ型ｓ１表面である。１０２は例
えばイオン注入法によって形成するＮ型の高濃度不純物
拡散層でありＭＯＳ）ランジスタのソース及びドレイン
となる。１０５はＭＯＳ）ランジスタのゲート酸化膜で
あり、例えばシリコン基板の熱酸化によって形成する。
１０４は素子分離のためのＬＯＣ！ＯＳ酸化膜である。
１０５はゲート電極であり例えばＮ型のポリシリコンに
よって形成する。１０６，１１１は層間絶縁膜であり例
えば化学的気相成長法を用いてｓｌｏ。
よって形成する。１０６，１１１は層間絶縁膜であり例
えば化学的気相成長法を用いてｓｌｏ。
を形成する。１０８は本発明にかかる強誘電性層である
。この強誘電性層は本発明の通りその材料はＰｂＴｉＯ
３か、Ｐ Ｚ Ｔ、あるいはＰＬＺＴであり、その化学
量論的組成に対して鉛成分を適当量過剰に補償されたタ
ーゲットをもちいてスパッタリング法によって１０７に
示す、容量素子をはさむ一方の電極（以下、下部電極と
称す。）上に形成する。下部電極１０７の材料としては
例えば白金が用いられ、例えばスパッタリングによって
形成する。
。この強誘電性層は本発明の通りその材料はＰｂＴｉＯ
３か、Ｐ Ｚ Ｔ、あるいはＰＬＺＴであり、その化学
量論的組成に対して鉛成分を適当量過剰に補償されたタ
ーゲットをもちいてスパッタリング法によって１０７に
示す、容量素子をはさむ一方の電極（以下、下部電極と
称す。）上に形成する。下部電極１０７の材料としては
例えば白金が用いられ、例えばスパッタリングによって
形成する。
１０９は本発明の主旨によるケイ化チタン薄膜であり、
例えばスパッタリング法によりチタン１１２を５００Ｘ
形成した後、例えば窒素雰囲気中６００℃で１５分はど
の熱処理を行なうと、チタンと高濃度拡散層のシリコン
との反応によりケイ化チタンを得ることができる。
例えばスパッタリング法によりチタン１１２を５００Ｘ
形成した後、例えば窒素雰囲気中６００℃で１５分はど
の熱処理を行なうと、チタンと高濃度拡散層のシリコン
との反応によりケイ化チタンを得ることができる。
１１０は容量素子の下部電極に対するもう一方の電極（
以下、上部電極と称す。）であり例えばアルミニｚウム
をスパッタリングによって形成する。本実施例において
はアルミニニウム層は上部電極としての役割と同時にビ
ットラインとしての役割をも持たせているがこれを分離
して、異なる材料や層で形成しても良いことは言うまで
もない第１図のような構造とすることにより、容量素子
の下部電極がケイ化チタン薄膜を介して直接高濃度拡散
層上に形成されているため配線面積が小さ（なり結果と
して素子面積が小さく高集積化が可能となる。
以下、上部電極と称す。）であり例えばアルミニｚウム
をスパッタリングによって形成する。本実施例において
はアルミニニウム層は上部電極としての役割と同時にビ
ットラインとしての役割をも持たせているがこれを分離
して、異なる材料や層で形成しても良いことは言うまで
もない第１図のような構造とすることにより、容量素子
の下部電極がケイ化チタン薄膜を介して直接高濃度拡散
層上に形成されているため配線面積が小さ（なり結果と
して素子面積が小さく高集積化が可能となる。
さて１強誘電体膜の誘電特性を向上させるためには強誘
電体薄膜の形成後、酸素を含む雰囲気中で熱処理を行な
う必要がある。
電体薄膜の形成後、酸素を含む雰囲気中で熱処理を行な
う必要がある。
第１図において１０９のケイ化チタン薄膜が無い場合に
は強誘電体薄膜の形成後、酸素を含む雰囲気中で熱処理
を行なうと高濃度拡散層１０２の表面には酸化膜が形成
され、下部電極１０７と高濃度拡散層１０２との接触抵
抗が増大した。これに対して１０９のケイ化チタンを下
部電極１０７と高濃度拡散層１０２との間に形成した場
合には酸素を含む雰囲気で熱処理しても接触抵抗は増大
しなかった。また、高濃度拡散層のシート抵抗はケイ化
チタンをその表面に形成することにより、約１／１０は
どに低下する事は周知の事実であり、素子性能の向上に
寄与していることは言うまでもない。
は強誘電体薄膜の形成後、酸素を含む雰囲気中で熱処理
を行なうと高濃度拡散層１０２の表面には酸化膜が形成
され、下部電極１０７と高濃度拡散層１０２との接触抵
抗が増大した。これに対して１０９のケイ化チタンを下
部電極１０７と高濃度拡散層１０２との間に形成した場
合には酸素を含む雰囲気で熱処理しても接触抵抗は増大
しなかった。また、高濃度拡散層のシート抵抗はケイ化
チタンをその表面に形成することにより、約１／１０は
どに低下する事は周知の事実であり、素子性能の向上に
寄与していることは言うまでもない。
以上述べたように本発明によれば、
強誘電性層に対してスイッチング速度、方形のヒステリ
シス曲線等を考慮し極めて優れた強誘電特性を与えるた
めに６００℃程度の熱処理を施すことが可能となり、ま
た、集積度の高い不揮発性半導体装置を製作することが
可能となる。
シス曲線等を考慮し極めて優れた強誘電特性を与えるた
めに６００℃程度の熱処理を施すことが可能となり、ま
た、集積度の高い不揮発性半導体装置を製作することが
可能となる。
第１図は本発明の電気的に分極可能な強誘電性の層を基
質とする半導体装置の主要断面図を示す第２図は従来の
電気的に分極可能な強誘電性の層を基質とする半導体装
置の主要断面図を示す。 第３図は本発明の強誘電体メモリのメモリセル回路の一
例を示す図。 図中 １０１・・・・・・・・・Ｐ型シリコン基板１０２・・
・・・・・・・高濃度不純物拡散層１０５・・・・・・
・・・ゲート酸化膜１０４・・・・・・・・・ＬＯＯＯ
Ｓ酸化膜１０５・・・・・・・・・ゲート電極 １０６・・・・・・・・・層間絶縁膜 １０７・・・・・・・・・下部電極 １０８・・・・・・・・・強誘電性層 ９・・・・・・・・・ケイ化チタン層 ０・・・・・・・・・アルミニウム上部電極と配線１・
・・・・・・・・層間絶縁膜 ２・・・・・・・・・チタン薄膜 １・・・・・・・・・Ｐ型シリコン基板２・・・・・・
・・・ＬＯ（ｌｉＯ３酸化膜５．２０４・・・・・・・
・・Ｎ型拡散層５・・・・・・・・・ゲート電極 ６・・・・・・・・・層間絶縁膜 ７・・・・・・・・・容量素子の下部電極８・・・・・
・・・・強誘電体膜 ９・・・・・・・・・容量素子の上部電極１・・・・・
・・９Ｍ０５）ランジスタ２・・・・・・・・・強誘電
性を基質とする容量素子３・・・・・・・・・ワード線 ４・・・・・・・・・ビット線 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部（他１名）ＩＯ：Ｌ 算１畠
質とする半導体装置の主要断面図を示す第２図は従来の
電気的に分極可能な強誘電性の層を基質とする半導体装
置の主要断面図を示す。 第３図は本発明の強誘電体メモリのメモリセル回路の一
例を示す図。 図中 １０１・・・・・・・・・Ｐ型シリコン基板１０２・・
・・・・・・・高濃度不純物拡散層１０５・・・・・・
・・・ゲート酸化膜１０４・・・・・・・・・ＬＯＯＯ
Ｓ酸化膜１０５・・・・・・・・・ゲート電極 １０６・・・・・・・・・層間絶縁膜 １０７・・・・・・・・・下部電極 １０８・・・・・・・・・強誘電性層 ９・・・・・・・・・ケイ化チタン層 ０・・・・・・・・・アルミニウム上部電極と配線１・
・・・・・・・・層間絶縁膜 ２・・・・・・・・・チタン薄膜 １・・・・・・・・・Ｐ型シリコン基板２・・・・・・
・・・ＬＯ（ｌｉＯ３酸化膜５．２０４・・・・・・・
・・Ｎ型拡散層５・・・・・・・・・ゲート電極 ６・・・・・・・・・層間絶縁膜 ７・・・・・・・・・容量素子の下部電極８・・・・・
・・・・強誘電体膜 ９・・・・・・・・・容量素子の上部電極１・・・・・
・・９Ｍ０５）ランジスタ２・・・・・・・・・強誘電
性を基質とする容量素子３・・・・・・・・・ワード線 ４・・・・・・・・・ビット線 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部（他１名）ＩＯ：Ｌ 算１畠
Claims (1)
- 強誘電性の層を基質とする容量素子が形成された半導体
装置に於て、前記強誘電性の層を挾むように形成された
電極のうちいずれか一方の電極がケイ化チタン膜を介し
、前記半導体基板上に形成された高濃度拡散層に接続さ
れていることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195856A JPH0480959A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置 |
| EP19910913104 EP0493621A4 (en) | 1990-07-24 | 1991-07-24 | Semiconductor device |
| PCT/JP1991/000991 WO1992002049A1 (fr) | 1990-07-24 | 1991-07-24 | Dispositif a semiconducteur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195856A JPH0480959A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0480959A true JPH0480959A (ja) | 1992-03-13 |
Family
ID=16348137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195856A Pending JPH0480959A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0493621A4 (ja) |
| JP (1) | JPH0480959A (ja) |
| WO (1) | WO1992002049A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457363A (en) * | 1993-02-09 | 1995-10-10 | Toyota Jidosha Kabushiki Kaisha | Driving-force regulating apparatus for electric vehicle |
| EP0575194B1 (en) * | 1992-06-18 | 1997-11-12 | Matsushita Electronics Corporation | Method for semiconductor device having capacitor |
| US6300212B1 (en) | 1997-07-29 | 2001-10-09 | Nec Corporation | Method of fabricating semiconductor device having memory capacitor including ferroelectric layer made of composite metal oxide |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5429746A (en) * | 1994-02-22 | 1995-07-04 | Smith Kline Beecham Corporation | Antibody purification |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251760A (ja) * | 1988-03-31 | 1989-10-06 | Seiko Epson Corp | 強誘電体記憶装置 |
| JPH0738412B2 (ja) * | 1988-09-20 | 1995-04-26 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH02183570A (ja) * | 1989-01-10 | 1990-07-18 | Seiko Epson Corp | 強誘電体集積回路装置とその製造方法 |
| JPH02288367A (ja) * | 1989-04-28 | 1990-11-28 | Seiko Epson Corp | 半導体装置 |
| US5053917A (en) * | 1989-08-30 | 1991-10-01 | Nec Corporation | Thin film capacitor and manufacturing method thereof |
| DE58907130D1 (de) * | 1989-09-13 | 1994-04-07 | Itt Ind Gmbh Deutsche | Kapazitätsstruktur für Feldeffekttransistor-Halbleiterspeicher. |
-
1990
- 1990-07-24 JP JP2195856A patent/JPH0480959A/ja active Pending
-
1991
- 1991-07-24 EP EP19910913104 patent/EP0493621A4/en not_active Withdrawn
- 1991-07-24 WO PCT/JP1991/000991 patent/WO1992002049A1/ja not_active Ceased
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0575194B1 (en) * | 1992-06-18 | 1997-11-12 | Matsushita Electronics Corporation | Method for semiconductor device having capacitor |
| US5457363A (en) * | 1993-02-09 | 1995-10-10 | Toyota Jidosha Kabushiki Kaisha | Driving-force regulating apparatus for electric vehicle |
| US6300212B1 (en) | 1997-07-29 | 2001-10-09 | Nec Corporation | Method of fabricating semiconductor device having memory capacitor including ferroelectric layer made of composite metal oxide |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0493621A1 (en) | 1992-07-08 |
| EP0493621A4 (en) | 1992-10-28 |
| WO1992002049A1 (fr) | 1992-02-06 |
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